数字电子技术基础康华光第五版答案.docx
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数字电子技术基础康华光第五版答案
第一章数字逻辑习题
1.1数字电路与数字信号
1.1.2图形代表的二进制数
010110100
1.1.4一周期性数字波形如图题所示,试计算:
(1)周期;
(2)频率;(3)占空比例
MSB
LSB
0121112(ms)
解:
因为图题所示为周期性数字波,所以两个相邻的上升沿之间持续的时间为周期,T=10ms频率为周期的倒数,f=1/T=1/0.01s=100HZ
占空比为高电平脉冲宽度与周期的百分比,q=1ms/10ms*100%=10%
1.2数制
1.2.2将下列十进制数转换为二进制数,八进制数和十六进制数(要求转换误差不大于2−4
(2)127(4)2.718解:
(2)(127)D=27-1=(10000000)B-1=(1111111)B=(177)O=(7F)H
(4)(2.718)D=(10.1011)B=(2.54)O=(2.B)H
1.4二进制代码
1.4.1将下列十进制数转换为8421BCD码:
(1)43(3)254.25解:
(43)D=(01000011)BCD
1.4.3试用十六进制写书下列字符繁荣ASCⅡ码的表示:
P28
(1)+
(2)@(3)you(4)43
解:
首先查出每个字符所对应的二进制表示的ASCⅡ码,然后将二进制码转换为十六进制数表示。
(1)“+”的ASCⅡ码为0101011,则(00101011)B=(2B)H
(2)@的ASCⅡ码为1000000,(01000000)B=(40)H
(3)you的ASCⅡ码为本1111001,1101111,1110101,对应的十六进制数分别为79,6F,75
(4)43的ASCⅡ码为0110100,0110011,对应的十六紧张数分别为34,33
1.6逻辑函数及其表示方法
1.6.1在图题1.6.1中,已知输入信号A,B`的波形,画出各门电路输出L的波形。
解:
(a)为与非,(b)为同或非,即异或
第二章逻辑代数习题解答
2.1.1用真值表证明下列恒等式
(3)A⊕=BABAB+(A⊕B)=AB+AB
解:
真值表如下
A
B
A⊕B
AB
AB
A⊕B
AB+AB
0
0
0
1
0
1
1
0
1
1
0
0
0
0
1
0
1
0
0
0
0
1
1
0
0
1
1
1
由最右边2栏可知,A⊕B与AB+AB的真值表完全相同。
2.1.3用逻辑代数定律证明下列等式
(3)A+ABCACDCDEACDE+++()=++
解:
A+ABCACDCDE+++()
=A(1+BCACDCDE)++
=+AACDCDE+
=+ACDCDE+=+ACD+E
2.1.4用代数法化简下列各式(3)ABCB(+C)解:
ABCB(+C)
=++(ABCBC)(+)
=ABACBBBCCBC+++++
=ABCABB+(+++1)
=ABC+
(6)(A++++BABABAB)()()()解:
(A++++BABABAB)()()()
=AB⋅+AB⋅+(A+BA)(+B)
=AB
(9)ABCDABDBCDABCBDBC++++
解:
ABCDABDBCDABCBDBC++++
=ABCDDABDBCDC(++)+(+)=BACADCD(+++)=BACAD(+++)=BACD(++)=ABBCBD++
2.1.7画出实现下列逻辑表达式的逻辑电路图,限使用非门和二输入与非门
2.2.2已知函数L(A,B,C,D)的卡诺图如图所示,试写出函数L的最简与或表达式
2.2.3用卡诺图化简下列个式
(1)ABCDABCDABADABC++++
解:
ABCDABCDABADABC++++
=ABCDABCDABCCDDADBBCCABCDD++(+)(++)(+)(++)(+)
=ABCDABCDABCDABCDABCDABCDABCD++++++
(6)LABCD(,,,)=∑m(0,2,4,6,9,13)+∑d(1,3,5,7,11,15)
L=+AD
(7)LABCD(,,,)=∑m(0,13,14,15)+∑d(1,2,3,9,10,11)
LADACAB=++
2.2.4已知逻辑函数LABBCCA=++,试用真值表,卡诺图和逻辑图(限用非门和与非
门)表示
解:
1>由逻辑函数写出真值表
A
B
C
L
0
0
0
0
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
0
用摩根定理将与或化为与非表达式
L=AB+BC+AC=ABBCAC⋅⋅
4>由已知函数的与非-与非表达式画出逻辑图
第三章习题
3.1MOS逻辑门电路
3.1.1根据表题3.1.1所列的三种逻辑门电路的技术参数,试选择一种最合适工作在高噪声环境下的门电路。
表题3.1.1逻辑门电路的技术参数表
VOH(min)/V
VOL(max)/V
VIH(min)/V
VIL(max)/V
逻辑门A
2.4
0.4
2
0.8
逻辑门B
3.5
0.2
2.5
0.6
逻辑门C
4.2
0.2
3.2
0.8
解:
根据表题3.1.1所示逻辑门的参数,以及式(3.1.1)和式(3.1.2),计算出逻辑门A的高电平和低电平噪声容限分别为:
VNHA=VOH(min)—VIH(min)=2.4V—2V=0.4V
VNLA(max)=VIL(max)—VOL(max)=0.8V—0.4V=0.4V
同理分别求出逻辑门B和C的噪声容限分别为:
VNHB=1V
VNLB=0.4V
VNHC=1VVNLC=0.6V
电路的噪声容限愈大,其抗干扰能力愈强,综合考虑选择逻辑门C
3.1.3根据表题3.1.3所列的三种门电路的技术参数,计算出它们的延时-功耗积,并确定哪一种逻辑门性能最好
表题3.1.3逻辑门电路的技术参数表
tpLH/ns
tpHL/ns
PD/mW
逻辑门A
1
1.2
16
逻辑门B
5
6
8
逻辑门C
10
10
1
解:
延时-功耗积为传输延长时间与功耗的乘积,即
DP=tpdPD
根据上式可以计算出各逻辑门的延时-功耗分别为
DPA=
tPLH+tPHLPD=
(11.2)+ns*16mw=17.6*10−12J=17.6PJ
22
同理得出:
DPB=44PJDPC=10PJ,逻辑门的DP值愈小,表明它的特性愈好,所以逻辑门C的性能最好.
3.1.5为什么说74HC系列CMOS与非门在+5V电源工作时,输入端在以下四种接法下都属于逻辑0:
(1)输入端接地;
(2)输入端接低于1.5V的电源;(3)输入端接同类与非门的输出低电压0.1V;(4)输入端接10kΩ的电阻到地.
解:
对于74HC系列CMOS门电路来说,输出和输入低电平的标准电压值为:
VOL=0.1V,VIL=1.5V,因此有:
(1)Vi=0 (2)Vi<1.5V=VIL,属于逻辑门0 (3)Vi<0.1 (4)由于CMOS管的栅极电流非常小,通常小于1uA,在10kΩ电阻上产生的压降小于10mV即Vi<0.01V 3.1.7求图题3.1.7所示电路的输出逻辑表达式. 解: 图解3.1.7所示电路中 L1=AB,L2=BC,L3=D,L4实现与功能,即L4=L1•L2•L3,而 L=L4E,所以输出逻辑表达式为L=ABBCDE 3.1.9图题3.1.9表示三态门作总线传输的示意图,图中n个三态门的输出接到数据传输总线,D1,D2,……Dn为数据输入端,CS1,CS2……CSn为片选信号输入端.试问: (1)CS信号如何进行控制,以便数据D1,D2,……Dn通过该总线进行正常传输; (2)CS信号能否有两个或两个以上同时有效? 如果出现两个或两个以上有效,可能发生什么情况? (3)如果所有CS信号均无效,总线处在什么状态? 解: (1)根据图解3.1.9可知,片选信号CS1,CS2……CSn为高电平有效,当CSi=1时第i个三态门被选中,其输入数据被送到数据传输总线上,根据数据传输的速度,分时地给CS1, CS2……CSn端以正脉冲信号,使其相应的三态门的输出数据能分时地到达总线上. (2)CS信号不能有两个或两个以上同时有效,否则两个不同的信号将在总线上发生冲突,即总线不能同时既为0又为1. (3)如果所有CS信号均无效,总线处于高阻状态. 3.1.12试分析3.1.12所示的CMOS电路,说明它们的逻辑功能 解: 对于图题3.1.12(a)所示的CMOS电路,当EN=0时,TP2和均导通,和TN2TP1TN1 构成的反相器正常工作,L=A,当EN=1时,和均截止,无论TP2TN2A为高电平还是 低电平,输出端均为高阻状态,其真值表如表题解3.1.12所示,该电路是低电平使能三态非门,其表示符号如图题解3.1.12(a)所示。 图题3.1.12(b)所示CMOS电路,EN=0时,导通,或非门打开,和构成反TP2TP1TN1 相器正常工作,L=A;当EN=1时,截止,或非门输出低电平,使截止,输出端TP2TN1处于高阻状态,该电路是低电平使能三态缓冲器,其表示符号如图题解3.1.12(b)所示。 同理可以分析图题3.1.12(c)和图题3.1.12(d)所示的CMOS电路,它们分别为高电平使能三态缓冲器和低电平使能三态非门,其表示符号分别如图题3.1.12(c)和图题 3.1.12(d)所示。 A L 0 0 1 0 1 0 1 0 高阻 1 1 3.1.12(a) A L 0 0 0 0 1 1 1 0 高阻 1 1 高阻 3.1.12(b) EN A L 0 0 高阻 0 1 高阻 1 0 0 1 1 1 3.1.12(c A L 0 0 1 0 1 0 1 0 高阻 1 1 高阻 3.1.12(d) 3.2.2为什么说TTL与非门的输入端在以下四种接法下,都属于逻辑1: (1)输入端悬空; (2)输入端接高于2V的电源;(3)输入端接同类与非门的输出高电压3.6V;(4)输入端接10kΩ的电阻到地。 解: (1)参见教材图3.2.4电路,当输入端悬空时,T1管的集电结处于正偏,Vcc作用于T1的集电结和T2,T3管的发射结,使T2,T3饱和,使T2管的集电极电位Vc2=VcEs2+VBE3=0.2+0.7=0.9V,而T4管若要导通VB2=Vc2≥VBE4+VD=0.7+0.7=1.4V,故T4截止。 又因T3饱和导通,故与非门输出为低电平,由上分析,与非门输入悬空时相当于输入逻辑1。 (2)当与非门输入端接高于2V的电源时,若T1管的发射结导通,则VBE1≥0.5V,T1管的基极电位VB≥2+C1=2.5V。 而VB1≥2.1V时,将会使T1的集电结处于正偏,T2,T3处于饱和状态,使T4截止,与非门输出为低电平。 故与非门输出端接高于2V的电源时,相当于输入逻辑1。 (3)与非门的输入端接同类与非门的输出高电平3.6V输出时,若T1管导通,则VB1=3.6+0.5=4.1。 而若VB1>2.1V时,将使T1的集电结正偏,T2,T3处于饱和状态,这时 VB1被钳位在2.4V,即T1的发射结不可能处于导通状态,而是处于反偏截止。 由 (1) (2),当VB1≥2.1V,与非门输出为低电平。 (4)与非门输入端接10kΩ的电阻到地时,教材图3.2.8的与非门输入端相当于解3.2.2图 所示。 这时输入电压为VI= (Vcc-VBE)=10(5-0.7)/(10+4)=3.07V。 若T1导通, 则VBI=3.07+VBE=3.07+0.5=3.57V。 但VBI是个不可能大于2.1V的。 当VBI=2.1V时,将使T1管的集电结正偏,T2,T3处于饱和,使VBI被钳位在2.1V,因此,当RI=10kΩ时,T1将处于截止状态,由 (1)这时相当于输入端输入高电平。 3.2.3设有一个74LS04反相器驱动两个74ALS04反相器和四个74LS04反相器。 (1)问驱动门是否超载? (2)若超载,试提出一改进方案;若未超载,问还可增加几个74LS04门? 解: (1)根据题意,74LS04为驱动门,同时它有时负载门,负载门中还有74LS04。 从主教材附录A查出74LS04和74ALS04的参数如下(不考虑符号) 74LS04: IOL(max)=8mA,IOH(max)=0.4mA;IIH(max)=0.02mA. 4个74LS04的输入电流为: 4IIL(max)=4×0.4mA=1.6mA, 4IIH(max)=4×0.02mA=0.08mA 2个74ALS04的输入电流为: 2IIL(max)=2×0.1mA=0.2mA, 2IIH(max)=2×0.02mA=0.04mA。 1拉电流负载情况下如图题解3.2.3(a)所示,74LS04总的拉电流为两部分,即4个 74ALS04的高电平输入电流的最大值4IIH(max)=0.08mA电流之和为 0.08mA+0.04mA=0.12mA.而74LS04能提供0.4mA的拉电流,并不超载。 2灌电流负载情况如图题解3.2.3(b)所示,驱动门的总灌电流为1.6mA+0.2mA=1.8mA.而74LS04能提供8mA的灌电流,也未超载。 (2)从上面分析计算可知,74LS04所驱动的两类负载无论书灌电流还是拉电流均未超 3.2.4图题3.2.4所示为集电极门74LS03驱动5个CMOS逻辑门,已知OC门输管截止时的漏电流=0.2mA;负载门的参数为: =4V,=1V,==1A试计算上拉电阻的值。 从主教材附录A查得74LS03的参数为: VOH(min)=2.7V,VOL(max)=0.5V,IOL(max)=8mA.根据式(3.1.6)形式(3.1.7)可以计算出上拉电阻的值。 灌电流情况如图题解3.2.4(a)所示, 74LS03输出为低电平,IILtotal()=5IIL=5×0.001mA=0.005mA,有 Rp(min)= VDD−VOL(max)=(5−4)V≈0.56KΩ IOL(max)−IILtotal()(8−0.005)mA 拉电流情况如图题解3.2.4(b)所示,74LS03输出为高电平, IIHtotal()=5IIH=5×0.001mA=0.005mA 由于VOH(min) RP(max)= VDD−VoH(min)=(5−4)V=4.9KΩ IOLtotal()+IIHtotal()(0.2−0.005)mA 综上所述,RP的取值范围为0.56Ω∼4.9Ω 3.6.7设计一发光二极管(LED)驱动电路,设LED的参数为VF=2.5V,ID=4.5Ma;若VCC=5V,当LED发亮时,电路的输出为低电平,选出集成门电路的型号,并画出电路图.解: 设驱动电路如图题解3.6.7所示,选用74LSO4作为驱动器件,它的输出低电平电流 第四章组合逻辑习题解答 4.1.2组合逻辑电路及输入波形(A.B)如图题4.1.2所示,试写出输出端的逻辑表达式并画出输出波形。 L=AB+AB=AB 首先将输入波形分段,然后逐段画出输出波形。 当A.B信号相同时,输出为1,不同时,输出为0,得到输出波形。 如图所示 4.2.1试用2输入与非门设计一个3输入的组合逻辑电路。 当输入的二进制码小于3时,输出为0;输入大于等于3时,输出为1。 解: 根据组合逻辑的设计过程,首先要确定输入输出变量,列出真值表。 由卡诺图化简得到最简与或式,然后根据要求对表达式进行变换,画出逻辑图 1)设入变量为A.B.C输出变量为L,根据题意列真值表 ABCL 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 2)由卡诺图化简,经过变换得到逻辑表达式 3)用2输入与非门实现上述逻辑表达式 4.2.7某足球评委会由一位教练和三位球迷组成,对裁判员的判罚进行表决。 当满足以下条件时表示同意;有三人或三人以上同意,或者有两人同意,但其中一人是叫教练。 试用 2输入与非门设计该表决电路。 解: 1)设一位教练和三位球迷分别用A和B.C.D表示,并且这些输入变量为1时表示同意,为0时表示不同意,输出L表示表决结果。 L为1时表示同意判罚,为0时表示不同意。 由此列出真值表 输入输出 ABCDL 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 2)由真值表画卡诺图 由卡诺图化简得L=AB+AC+AD+BCD 由于规定只能用2输入与非门,将上式变换为两变量的与非——与非运算式 L=ABACADBCDABACADBCD***=**** 3)根据L的逻辑表达式画出由2输入与非门组成的逻辑电路 解: 根据电路图写出逻辑表达式并化简得L=ABBC*+ 当A=0,C=1时,L=+BB有可能产生竞争冒险,为消除可能产生的竞争冒险, 增加乘积项使AC,使L=ABBCAC*++,修改后的电路如图 4.4.4试用74HC147设计键盘编码电路,十个按键分别对应十进制数0~9,编码器的输出为8421BCD码。 要求按键9的优先级别最高,并且有工作状态标志,以说明没有按键按下和按键0按下两种情况。 解: 真值表 电路图 4.4.6用译码器74HC138和适当的逻辑门实现函数F=. 解: 将函数式变换为最小项之和的形式 F= 将输入变量A、B、C分别接入、、端,并将使能端接有效电平。 由于74HC138是低电平有效输出,所以将最小项变换为反函数的形式 L= 在译码器的输出端加一个与非门,实现给定的组合函数。 4.4.14七段显示译码电路如图题4.4.14(a)所示,对应图题4.4,14(b)所示输人波形,试确定显示器显示的字符序列 解: 当LE=0时,图题4,4。 14(a)所示译码器能正常工作。 所显示的字符即为A2A2A1A所表示的十进制数,显示的字符序列为0、1、6、9、4。 当LE由0跳变1时,数字4被锁存,所以持续显示4。 4.4.19试用4选1数据选择器74HC153产生逻辑函数LABC(,,)=∑m(1,2,6,7). 解: 74HC153的功能表如教材中表解4.4.19所示。 根据表达式列出真值表如下。 将变量A、B分别接入地址选择输入端、,变量C接入输入端。 从表中可以S1S0看出输出L与变量C之间的关系,当AB=00时,L=C,因此数据端I0接C;当AB=01 ____ 时,L=,CI1接C;当AB为10和11时,L分别为0和1,数据输入端I2和I3分 别接0和1。 由此可得逻辑函
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