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习题解答
第一章计算机系统概论
4、冯.诺依曼型计算机的主要设计思想是什么?
它包括哪些组成部分?
[解]
主要设计思想:
采用二进制代码表示数据和指令。
采用存储程序控制方式(指令驱动)。
由运算器、控制器、存储器、输入设备、输出设备五大部分构成计算机硬件系统。
组成结构如下图所示:
7、计算机如何区分指令和数据?
从时间上来说,取指令事件发生在指令周期的取指周期中,即发生在“取指令”阶段,而取数据事件发生在指令周期的执行周期中,即发生在“执行指令”阶段。
从空间上来说,如果取出的代码是指令,那么一定送往控制器,如果取出的代码是数据,那么一定送往运算器。
14、计算机体系结构、计算机组织、计算机实现三个术语的物理概念是什么?
彼此间有什么关系?
[解]
计算机体系结构:
机器语言级程序员所看到的传统机器所具有的属性,它包含概念性组成结构和所表现出的功能特性两个方面。
计算机体系结构概念的实质是:
确定计算机系统中软硬件的界面,界面之上是软件实现的功能,界面之下是硬件和固件实现的功能。
计算机组成:
指的是计算机体系结构的逻辑实现,包括物理机器内部的各个部件功能、部件间的组织结构、数据流和控制流等信息交换、控制逻辑、时序逻辑等。
(逻辑结构图)
计算机实现:
指的是计算机组成的物理实现,包括处理机、主存等功能部件的物理结构,器件的集成度和速度,模块、插件、底板的划分与连接,信号传输,电源、冷却及整机装配技术等。
主要着眼于器件技术和微组装技术。
(电路图)
彼此间关系:
计算机体系结构探讨的是计算机组成的概念性结构;计算机组成探讨的是计算机的逻辑结构,涉及到计算机的实现方式,使用逻辑结构图;计算机实现探讨的是计算机的物理实现、使用电路图,描述具体的实现方式、连接方式、处理过程。
因此,在设计或探讨计算机系统时,应该是首先分析定义计算机体系结构,其次分析定义计算机组成的逻辑结构,最后分析定义计算机的具体实现。
15、分别画出SISD、SIMD、MISD、MIMD四种类型的计算机体系结构框图。
其中并行性程度最高的是哪一类?
并行性程度最低的是哪一类?
[解]
(1)单指令流单数据流SISD:
传统的顺序处理计算机
(2)单指令流多数据流SIMD:
阵列处理机、向量处理机
(3)多指令流单数据流MISD
(4)多指令流多数据流MIMD:
多处理机、计算机机群
显然,并行性程度最高的是MIMD,并行性程度最低的是SISD。
第二章运算方法和运算器
1、写出下列各数的原码、补码、反码表示(用8位二进制数)。
其中MSB是最高位(又是符号位),LSB是最低位。
如果是小数,小数点在MSB之后;如果是整数,小数点在LSB之后。
(1)-35/64
(2)23/128
(3)-127
(4)用小数表示-1
(5)用整数表示-1
[解]
原码
补码
反码
-35/64
11000110
10111010
10111001
-35/64=-35*2-6=-70*2-7=46H*2-7
23/128
00010111
00010111
00010111
23/128=23*2-7=17H*2-7=2-3+2-5+2-6+2-7=16*2-7+4*2-7+2*2-7+1*2-7
-127
11111111
10000001
10000000
小数-1
不能表示
10000000
不能表示
整数-1
10000001
11111111
11111110
2、设[X]补=a0.a1a2---a6,其中ai取0或1,若要x>-0.5,求a0、a1、a2、---、a6的取值。
[解]
[X]补=a0.a1a2---a6的表示范围:
[-1,1-2-6]
[-1,-0.5]
1000000----1011111
-0.5
1100000
(-0.5,0)
1100001----1111111
0
0000000
(0,+0.5)
0000001----0011111
+0.5
0100000
(+0.5,1-2-6)
0100001----0111111
当a0=0时,a1-a6可以取任意值。
当a0=1时,a1必须为1,且a2-a6至少有一个为1。
3、有一个字长为32位的浮点数,符号位1位;阶码8位,用移码表示;尾数23位,用补码表示;基数位2。
请写出:
(1)最大数的二进制表示,
(2)最小数的二进制表示,(3)规格化数所能表示的数的范围。
[解]
设规格化尾数是0.M形式
(1)最大数的二进制表示:
尾数最大,阶码最大
011111111111111111111111
11111111
+(1-2-23)
+(27-1)=+127
(2)最小数的二进制表示:
尾数最小,阶码最大
100000000000000000000000
11111111
-1
+(27-1)=+127
(3)规格化数所能表示的数的范围:
当尾数是[-1,-0.5],阶码可以的变化范围[-128,+127]
当尾数是[+0.5,(1-2-23)],阶码可以的变化范围[-128,+127]
5、已知X和Y,用变形补码计算X+Y,同时指出结果是否溢出。
(1)X=0.11011,Y=0.00011
解:
[X]补=00.11011
+[Y]补=00.00011
----------------------------------
[X+Y]补=00.11110未溢出
X+Y=0.11110
(2)X=0.11011,Y=-0.10101
解:
[X]补=00.11011
+[Y]补=11.01011
----------------------------------
[X+Y]补=100.00110(丢弃进位1)未溢出
X+Y=0.00110
6、已知X和Y,用变形补码计算X-Y,同时指出结果是否溢出。
(1)X=0.11011,Y=-0.11111
解:
[X]补=00.11011[Y]补=11.00001
+[-Y]补=00.11111
----------------------------------
[X-Y]补=01.11010上溢(正-负应为正)
(2)X=0.10111,Y=0.11011
解:
[X]补=00.10111[Y]补=00.11011
+[-Y]补=11.00101
----------------------------------
[X-Y]补=11.11100未溢出
X-Y=-0.00100
9、设阶码3位,尾数6位,按浮点运算方法,完成下列取值的[X+Y],[X-Y]运算。
(1)X=2-011*0.100101,Y=2-010*(-0.011110)
解:
设阶码、尾数均用补码表示
X:
11010100101Y:
11101100010
对阶-3-2
X:
11100010010
(1)(右移一位)
尾数加:
00010010
(1)
+11100010
------------------------------------------
11110100
(1)未溢出、非规格化
左规(2位):
10100101100
无舍入:
X+Y=2-100*(-0.101110)
X:
11010100101Y:
11101100010
对阶-3-2
X:
11100010010
(1)
尾数减:
00010010
(1)[-Y]补=0011110
+00011110
------------------------------------------
00110000
(1)未溢出、规格化
0舍1入:
001100011110
结果:
X-Y=2-010*(+0.110001)
(2)X=2-101*(-0.010110),Y=2-100*(0.010110)
解:
设阶码、尾数均用补码表示
X:
10111101010Y:
11000010110
对阶-5-4
X:
11001110101(0)(右移一位、负数补码)
尾数加:
11110101(0)
+00010110
------------------------------------------
100001011(0)未溢出、非规格化
左规2位:
001011001010
舍入:
无舍入
结果:
X+Y=2-110*(+0.101100)
X:
10111101010Y:
11000010110
对阶-5-4
X:
11001110101(0)(右移一位、负数补码)
尾数减:
11110101(0)[-Y]补=11101010
+11101010
------------------------------------------
111011111(0)未溢出、规格化
110111111100
结果:
X-Y=2-100*(-0.100001)
11、某加法器进位链小组信号为C4C3C2C1,低位来的进位信号为C0,请分别按照下述两种方式写出C4C3C2C1的逻辑表达式。
(1)串行进位方式
(2)并行进位方式
解:
(1)直接从全加器的进位公式推导。
(2)串行加法器:
某位的运算必须等到下一位的进位传递来以后,才能开始。
也就是进位从最低位向最高位逐级传递。
速度慢。
C1=G0+P0C0
C2=G1+P1C1
C3=G2+P2C2
C4=G3+P3C3
(3)并行加法器:
所有进位可以同时产生,实际上只依赖于数位本身、来自最低位的进位。
C1=G0+P0C0
C2=G1+P1G0+P1P0C0
C3=G2+P1G1+P2P1G0+P2P1P0C0
C4=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0
其中:
G0=A0B0P0=A0XORB0
G1=A1B1P1=A1XORB1
G2=A2B2P2=A2XORB2
G3=A3B3P3=A3XORB3
Gi:
进位产生函数,表示两个数位都为1
Pi:
进位传递函数,表示某位上的两个数位有一个为1,如果来自低位的进位为1,则肯定会产生进位。
13、现用通用函数发生器和其它门电路组成一个32位字长并采用辅助函数的三级先行进位并行加法器,最低位下标为1,最高位下标为32。
要求:
(1)写出附加进位链的与或逻辑表达式。
(2)设状态寄存器有4位:
V(溢出置位)、Z(结果全零置位)、C(进位置位)、S(结果为负置位),试写出它们的逻辑表达式。
解:
P52-53的公式2.36
(1)并行进位方式,设输入最低位的进位为C1:
C2=Y1+X1C1(下标从1开始算)
C3=Y2+X2C2=Y2+X2Y1+X2X1C1
C4=Y3+X3C3=Y3+X3Y2+X3X2Y1+X3X2X1C1+…
C32=Y31+X31C31=…
C33=Y32+X32C32=…
(2)
V=C33xorC32
C=C33
Z=not(F1+F2+…+F31+F32)
S=F32=Y32xorX32xorC32=…
第三章存储系统
1、设有一个具有20位地址和32位字长的存储器,问:
(1)该存储器能存储多少个字节的信息?
(2)如果存储器由512K*8位SRAM芯片组成,需要多少片?
(3)需要多少位地址做芯片选择?
解:
(1)220*32bits=1M*4B=4MB
(2)4MB=4*1024KB=8*512KB=4*(512KB*4),需要8片512K*8位SRAM芯片。
(3)需要1位做芯片选择。
位扩展4*8=4B、字扩展2*512KB=1024KB=1M、如图所示。
3、用16K*8位的DRAM芯片构成64K*32位存储器,要求:
(1)画出该存储器的组成逻辑框图。
(2)设存储器读/写周期为0.5us,CPU在1us内至少要访问一次。
试问采用那种刷新方式比较合适?
两次刷新的最大时间间隔是多少?
对全部存储单元刷新一遍所需要的实际刷新时间是多少?
解:
(1)根据题目要求,总容量64K*32位,利用16K*8位的芯片构成,需要位扩展4*8位、字扩展4*16K,其存储器的组成逻辑框
图如下。
至少需要16位地址线(64K)。
(2)根据已知条件,CPU在1us内至少访问一次,应该说访问是比较频繁的,不能有“死时间”。
而每个读写周期都刷新一次,刷新操作又太频繁。
所以采用异步刷新方式比较合适。
两次刷新的最大间隔时间,DRAM一般是2ms。
设16K*8位的存储元矩阵由128*1024bits构成,即128行,则整个存储器由512行构成,则刷新周期为:
2ms/512=3.9us
即按行刷新,每隔3.9us刷新一行。
4、有一个1024K*32位的存储器,由128K*8位的DRAM芯片构成。
问:
(1)总共需要多少DRAM芯片?
(2)设计此存储体组成框图。
(3)采用异步刷新方式,如单元刷新间隔不超过8ms,则刷新信号周期是多少?
解:
(1)1024K*32=8*((128K*8)*4)
即位扩展4*8bits=32bits
字扩展8*128=1024
(2)存储器组成框图如下所示(至少需要20位地址线1024K=1M)。
(3)设128K*8位的DRAM由128*8192存储元矩阵构成,则刷新周期为:
8ms/(128*8)=7.8us
5、要求用256K*16位SRAM芯片设计1024K*32位的存储器。
SRAM芯片有两个控制端:
当CS有效时,该片选中。
当W/R=1时执行读操作,当W/R=0时执行写操作。
解:
1024K*32位=4*((256K*16位)*2)
地址总线需要20位。
逻辑图如下:
7、某机器中,已知配有一个地址空间为0000H--3FFFH的ROM区域。
现在再用一个RAM芯片(8K*8)形成40K*16位的RAM区域,起始地址为6000H。
假设RAM芯片有CS和WE信号控制端。
CPU的地址总线为A15-A0,数据总线为D15-D0,控制信号为R/W(读/写),MREQ(访存),要求:
(1)画出地址译码方案。
(2)将ROM与RAM同CPU连接。
解:
(1)地址译码方案:
CS0=A15A14=00
CS1=A15A14A13=011
CS2=A15A14A13=100
CS3=A15A14A13=101
CS4=A15A14A13=110
CS5=A15A14A13=111
显然,可以通过译码器实现。
(2)ROM与RAM同CPU连接示意图如下:
8、设存储容量为64M,字长为64位,模块数m=8,分别用顺序和交叉方式进行组织。
存储周期T=100ns,数据总线宽度为64位,总线传送周期t=50ns。
求:
顺序存储器和交叉存储器的带宽各是多少?
解:
以读出8个字进行考虑。
信息总量:
q=64*8=512bits
顺序存储器读出8个字的时间:
t1=mT=8*100ns=8*10-7s
交叉存储器流水读8个字时间:
t2=T+(m-1)t
=100ns+(8-1)*50ns
=450ns=4.5*10-7s
顺序存储器的带宽:
W1=q/t1=512/(8*10-7s)=64*107bps
交叉存储器的带宽:
W2=q/t2=512/(4.5*10-7s)=114*107bps
10、已知CACHE存储周期40ns,主存存储周期200ns,CACHE/主存系统平均访问时间为50ns,求CACHE的命中率是多少?
解:
主存系统的倍率:
r=Tm/Tc=200ns/40ns=5
主存系统的效率:
e=Tc/Ta=40ns/50ns=80%=0.8
根据公式:
e=1/(r+(1-r)H)
可以得到:
H=(1-er)/(e(1-r))
=(1-0.8*5)/(0.8(1-5))
=3/3.2
=93.7%
11、主存容量为4MB,虚存容量为1GB,则虚拟地址和物理地址各多少位?
如页面大小为4KB,则页表长度是多少?
解:
虚拟地址的位数为30位,因为230=1GB。
物理地址的位数为22位,因为222=4MB。
如果页面大小为4KB,则:
1GB=1024*1024KB=1024K*KB=256K*4KB。
假定在页表中,一个页面占一个存储单元,则页表的长度为256K=262144个存储单元。
14、假设主存只有a、b、c三个页框,组成a进c出的FIFO队列,进程访问页面的序列是0、1、2、4、2、3、0、2、1、3、2号。
用列表法求采用LRU替换策略时的命中率。
解:
第四章指令系统
2、假设某计算机指令长度为20位,具有双操作数、单操作数、无操作数三类指令形式,每个操作数地址规定用6位表示。
问:
若操作码字段固定为8位,现已设计出m条双操作数指令,n条无操作数指令,在此情况下,这台计算机最多可以设计出多少条单操作数指令?
解:
由于设定全部指令采用8位固定的操作码字段,故这台计算机最多指令条数为28=256条。
因此,最多还可以设计出256-m-n条单操作数指令。
注:
如果不固定,则最多有28=256条双操作数指令,最多有28+6=16K条单操作数指令,最多有28+6+6=1M条无操作数指令。
3、指令格式结构如下所示,试分析指令格式及寻址方式特点。
解:
指令格式及寻址方式特点如下:
(1)单字长二地址指令。
(2)操作码字段OP可以指定26=64种操作。
(3)源、目的操作数都在通用寄存器中(可分别指定24=16个寄存器),属于RR型指令。
(4)这种结构常用于算术逻辑运算类指令。
4、指令格式结构如下所示,试分析指令格式及寻址方式特点。
解:
指令格式及寻址方式特点如下:
(1)双字长二地址指令。
(2)操作码字段OP可以指定26=64种操作。
(3)源操作数在通用寄存器中(可分别指定24=16个寄存器),目的操作数在主存单元中,属于RS型指令。
(4)目的操作数的有效地址通过变址寻址得到。
即变址寄存器的内容加上随指令一起保存的16位偏移量。
5、指令格式结构如下所示,试分析指令格式及寻址方式特点。
解:
指令格式及寻址方式特点如下:
(1)单字长二地址指令。
(2)操作码字段OP可以指定24=16种操作。
(3)源、目的操作数都是由寻址方式字段、寄存器字段构成,可以分别构成23=8种寻址方式。
6、一种单地址指令如下所示,其中I为间接特征,X为寻址模式,D为形式地址。
I、X、D组成该指令的操作数有效地址E。
设R为变址寄存器,R1为基址寄存器,PC为程序计数器,请在下表中第一列位置填入适当的寻址方式名称。
解:
第五章中央处理器
1、请在括号内填入适当答案。
在CPU中:
(1)保存当前正在执行的指令的寄存器是:
指令寄存器IR。
(2)保存当前正在执行的指令地址的寄存器是:
程序计数器(PC)。
(3)算术逻辑运算结果通常放在通用寄存器(累加器)和内存储器。
2、参见图5.15的数据通路。
画出存数指令“STAR1,(R2)”的指令周期流程图,其含义是寄存器R1的内容传送到(R2)为地址的主存单元中。
标出各微操作信号序列。
解:
3、参见图5.15的数据通路。
画出取数指令“LDA(R3),R0”的指令周期流程图,其含义是将(R3)为地址主存单元的内容取至寄存器R0中。
标出各微操作信号序列。
解:
9、某计算机有如下部件:
ALU、移位器、主存M、主存地址寄存器MAR、主存数据寄存器MDR、指令寄存器IR、通用寄存器R0、R1、R2、R3、暂存器C和D。
(1)请将各逻辑部件组成一个数据通路,并标明数据流动方向。
(2)画出“ADD(R1),(R2)+”指令的指令周期流程图,指令的含义与PDP-11相同。
解:
ADD(R1),(R2)+指令
操作:
((R1))+((R2))→((R2))
(R2)+1→(R2)
C、D双向箭头,是因为在寄存器之间的传送需要通过暂存器过渡实现。
移位器是为了实现移位运算。
11、指令流水线有取指IF、译码ID、执行EX、访存MEM、写回寄存器WB五个过程段,共有20条指令连续输入此流水线。
(1)画出流水处理的时空图,假设时钟周期为100ns。
(2)求流水线的实际吞吐率(单位时间里执行完毕的指令数)。
(3)求流水线的加速比。
解:
(2)求流水线的实际吞吐率(单位时间里执行完毕的指令数)。
k+(n-1)=5+(20-1)=24
从时空图可以看出,20条指令连续输入此流水线,并经过五个过程段全部输出,需要24个时钟周期。
每个时钟周期为100ns。
故实际吞吐率为:
每秒多少条指令
20条/(24*100ns)
(3)求流水线的加速比。
20条指令采用非流水线处理需要的时钟周期数为:
nk=20*5=100
20条指令采用流水线处理需要的时钟周期数为:
k+(n-1)=5+(20-1)=24
加速比为:
nk/(k+(n-1))=100/24=4.17
14、判断以下三组指令中各存在那种类型的数据相关?
(1)
I1LADR1,A;M(A)→R1,M(A)是存储单元
I2ADDR2,R1;(R2)+(R1)→R2
解:
I1指令的结果应该先写入R1,然后在I2指令中读出,在流水线中,如果I1未写入之前I2读出,则发生写后读相关RAW。
(2)
I3ADDR3,R4;(R3)+(R4)→R3
I4MULR4,R5;(R4)*(R5)→R4
解:
I3指令应先读出R4,然后在I4指令中写入,在流水线中,如果I3未读出之前I4写入,则发生读后写相关WAR。
(3)
I5LADR6,B;M(B)→R6,M(B)是存储单元
I6MULR6,R7;(R6)*(R7)→R6
解:
I5指令的结果应该先写入R6,然后在I6指令中再写入R6,在流水线中,如果I5未写入之前I6写入,则发生写后写相关WAW。
第六章总线系统
7、在集中式总线仲裁中,B方式响应时间最快,A、B方式对C最敏感。
A:
菊花链方式
B:
独立请求方式
C:
电路故障
D:
计数器定时查询方式
8、系统总线中地址总线的功能是D。
A:
选择主存单元地
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