第二章存储器扩展及地址译码.docx

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第二章存储器扩展及地址译码

第二章存储器扩展、地址译码

4．1CCR寄存器

CCR寄存器的装载过程：

当CPU上电或CPU复位后，在10个状态周期的复位序列中，CPU从外部存储器地址为2018H（CCB芯片配置字节）处，读取内容，然后将此内容装入CCR寄存器。

所以设置CCR寄存器的方法：

在外部存储器地址为2018H处，写入CCR寄存器的内容，在CPU上电运行时，CPU自动将此内容装入CCR寄存器中。

CCR.1是总线宽度选择位，选择外部数据总线是8位还是16位（80C196），因为8098只有八条数据线，所以此位因设成0。

CCR.2和CCR.3用来确定总线的工作方式，共有四种总线工作方式

CCR.3

CCR.2

1

1

标准总线工作方式

0

1

地址有效选通方式

1

0

写选通工作方式

0

0

地址有效并写选通方式

表5－1

只讲述标准总线工作方式。

IRO0，IRO1（CCR.4，CCR.5）用来确定总线等待周期的数量，调整总线的工作速度。

LOC0，IOC1（CCR.6，CCR.7）针对CPU内部有程序存储器的96系列单片机的。

这两位可以对CPU内部程序存储器的内容进行读写保护，防止非法得到程序内容。

对于8098、80C196这种内部无程序存储器的芯片，这两位可以是任意值。

4.2总线的标准工作方式

A、地址／数据总线

CPU的外部地址／数据总线由P3、P4口构成。

地址线有16条，数据线有八条。

低八位地址线和数据线分时复用。

P3.0~P3.7对应AD0~AD7，P4.0~P4.7对应A8~A15。

分时复用：

CPU操作外部地址／数据总线时，先送出相应的16位地址（P3.0~P3.7为低八位，P4.0~P4.7为高八位），然后P3.0~P3.7变成数据总线，送出数据或接收数据，此时P4.0~P4.7仍为高八位地址。

所以分时复用的概念：

P3.0~P3.7作为既作为低八位的地址线也作为数据总线，P4.0~P4.7只作为高八位的地址总线。

时序图：

问题：

当CPU的低八位地址／数据总线作为数据总线时，低八位的地址信号就消失了，但对于存储器来说，在整个读写过程中在存储器的地址线上，地址信号必须有效，如何在外部存储器的地址线保存CPU送出的地址信号？

解决方法：

利用锁存器和ALE信号（地址锁存信号）。

锁存器芯片74LS373

D端（D0~D7）8条输入线

Q端（Q0~Q7）8条输出线

OE端片选端，片选端无效，任何输入输出线都处于高阻态

LE端锁存信号端，当LE信号为高电平时，D端的信号传送到Q端，当LE信号由高电平变成低电平时，Q端的数据被锁存，这时不管D端的数据如何变化，Q端的数据都维持下降沿时刻的值不变，直到锁存信号再次变为高时，D端的数据又可以传送到Q端。

真值表

INPUT

OUTPUT

OE

LE

D

L

H

H

H

L

H

L

L

L

L

X

Q0

H

X

X

Z

利用74LS373和ALE信号，分离低八位地址线和数据线

ALE和地址数据总线的关系

当CPU操作外部总线时，首先在P3.0~P3.7和P4.0~P4.7送出地址信号，当地址信号已经出现在地址总线上以后，ALE信号变为高电平，可以使低八位地址信号从锁存器的D端传递到Q端，在地址信号消失前出现ALE信号出现下降沿，将地址信号锁存在锁存器的Q端，这样当低八位地址总线变为数据总线时，在锁存器的Q端还有有效的低八位地址信号。

B、控制总线

控制总线包括WR（写信号）、RD（读信号）、READY（总线沿时信号）

CPU读时序图

CPU写时序图

总线沿时：

当CPU和一个读写速度慢的存储器之间进行读写操作时，有可能出现下列情况1、在读操作中，当RD变为上升沿时，而外部存储器还来不及送出数据。

2、在写操作中，当WR信号变为上升沿时，外部存储器来不及存储CPU送出的数据。

这时可以通过READY信号，将读写信号的宽度适当沿长，以适应外部存储器的读写速度。

READY信号是一个输入信号，由外部存储器向CPU提出总线沿时申请，如果外部存储器想提出总线沿时时，可通过适当的电路使READY信号变成低电平，当CPU一旦检测到READY信号变成低电平后，CPU就会沿长WR和RD信号的宽度。

沿长的时间由两个条件决定：

1、READY信号变成高电平2、在CCR.4和CCR.5所确定的总线沿时时间。

总线沿时的时间取这两个条件的最小值。

从READY信号变成低电平，总线开始沿时，若READY信号在CCR.4和CCR.5所确定的总线沿时时间前变成高电平，总线沿时结束，若READY信号在CCR.4和CCR.5所确定的总线沿时时间内保持为低电平，当沿时时间等于CCR.4和CCR.5所确定的总线沿时时间，总线沿时结束。

CCR.5（IRC0）

CCR.4（IRC1）

沿时时间

0

0

最多等待1个状态周期

0

1

最多等待2个状态周期

1

0

最多等待3个状态周期

1

1

禁止总线沿时（即使READY信号变低，CPU也不进行总线沿时）

表5－2

在总线沿时中，不仅读写信号的宽度沿长，相应的地址／数据总线的数据也沿时。

4．3存储器类型

A、RAM（随机存储器）

特点：

可读、可写，掉电数据丢失。

分类：

静态RAM，动态RAM，动态RAM需要定时刷新。

用途：

主要存放程序用到的可变数据。

B、ROM（只读存储器）

特点：

只读、掉电数据不丢失

分类：

掩膜ROM、OTPROM、EPROM

用途：

主要存放程序代码

C、EEPROM（电可擦除存储器）

特点：

可读、可写，掉电数据不丢失

用途：

主要存放程序代码和需要保存的可变数据。

4．4存储器结构

A、基本结构

B、存储器阵列

C、存储器的控制信号

有WR（写信号）、RD（读信号）、CE（片选信号）

CE的功能：

当片选信号有效时，存储器的数据线可以接收数据，也可送出数据。

当片选信号无效时，存储器的数据线呈高阻状态。

片选信号的作用：

当CPU系统外部接有多片存储器时，CPU的地址译码电路可利用存储器的片选信号，按照每片存储器的容量为每个存储器分配不同的地址区域。

4．5存储器实例

A、8K＊8静态RAM

B、8K＊8EPROM

4.6外部存储器扩展

4.6.1、扩展外部存储器的步骤

（1）利用锁存器分离低位地址线和数据线

（2）数据线的连接

（3）地址线的连接

（4）读写信号线的连接

（5）根据需要设计地址译码电路

（6）若有必要，对慢速外部存储器设计总线沿时请求电路

举例说明利用锁存器分离总线，数据线的连接，地址线的连接，读写信号线的连接。

4.6.2址址译码的原则

（1）对于不同的外部存储器芯片，不能有相同的地址范围

（2）对于每一个芯片，所分配的地址范围大于等于芯片的存储容量

（3）由高位地址线通过地址译码电路按照外围存储器的数量将整个存储空间划分成不同的区域

（4）按照每个存储器的需要将CPU的低位地址线连接到存储器的地址线上，用来寻址存储器的每个存储单元。

4.6.3地址译码举例

（1）利用译码器译码

74LS138，其中A、B、C分别是三条输入

线，Y0~Y7是八条输出线。

E1、E2、E3分别是三个使能端。

真值表：

C

B

A

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

0

0

0

0

1

1

1

1

1

1

1

0

0

1

1

0

1

1

1

1

1

1

0

1

0

1

1

0

1

1

1

1

1

0

1

1

1

1

1

0

1

1

1

1

1

0

0

1

1

1

1

0

1

1

1

1

0

1

1

1

1

1

1

0

1

1

1

1

0

1

1

1

1

1

1

0

1

1

1

1

1

1

1

1

1

1

1

0

例1：

利用138将整个地址空间分成均匀的8份

例2：

利用138将整个地址空间分成均匀的8份，再将4000H~5FFFH平均分成两份。

例3：

利用138将整个地址空间分成均匀的4份。

例4：

利用138将整个地址空间均匀分成64份

利用9片138即可将整个地址空间分成均匀的64份。

（2）简单的口线译码

例1：

将整个地址空间分成两份

4.7总线沿时

如果外部存储器需要总线延时，只要将该器件的片选端和8098的READY信号输入端相连即可。

若外部有多个器件都需要总线延时，可以将需要总线延时的所有器件的片选端通过于门和8098的READY信号输入端相连。