SOPCIII用户使用手册第二版.docx
- 文档编号:30376666
- 上传时间:2023-08-14
- 格式:DOCX
- 页数:90
- 大小:2.72MB
SOPCIII用户使用手册第二版.docx
《SOPCIII用户使用手册第二版.docx》由会员分享,可在线阅读,更多相关《SOPCIII用户使用手册第二版.docx(90页珍藏版)》请在冰豆网上搜索。
SOPCIII用户使用手册第二版
EDA/SOPC系统开发平台
用
户
使
用
手
册
目录
第一章综述1
RC-NIOSII-EP2C35开发板资源介绍………………………………..……………………1
RC-SOPC-III系统板资源介绍…………………………………………………….…………..3
第二章系统模块5
RC-NIOSII-EP2C35开发板模块说明……………………………………………………5
RC-NIOSII-EP2C35开发板使用注意事项…………………………………………..36
RC-SOPC-III系统板模块说明……………………………………………………………..37
RC-SOPC-III系统板使用注意事项………………………………..……………………42
第三章软件的安装43
概述……………………………………………………………………………………………….…….43
QuartusII软件的安装…………………………………………………………………….…..45
QuartusII软件的授权…………………………………………………………………….…..50
NIOSII软件的安装……………………………………………………………………………55
第四章USB电缆的安装与使用59
概述…………………………………………………………………………………………………….59
USB电缆在WINXP系统中的安装………………………………………………...61
USB电缆在Linux系统中的安装……………………………………..……...…..….65
USB电缆在QuartusII软件中和设置………………….…………………….……..65
USB电缆的规格指标………………………………………….………………….…………67
USB电缆使用注意事项…………………………………….…………………….………..71
疑难解答………………………………………………………….………………………….…….71
附录
第一章综述
SOPC-NIOSIIEDA/SOPC实验开发系统是根据现代电子发展的方向,集EDA和SOPC系统开发为一体的综合性实验开发系统,除了满足高校专、本科生和研究生的SOPC教学实验开发之外,也是电子设计和电子项目开发的理想工具。
整个开发系统由核心板SOPC-NiosII-EP2C35、系统板和扩展板构成,根据用户不同的需求配置成不同的开发系统。
SOPC-NiosII-EP2C35开发板为基于AlteraCycloneII器件的嵌入式系统开发提供了一个很好的硬件平台,它可以为开发人员提供以下资源:
⏹拥有33216个逻辑单元和483840bits片上存储单元的CycloneIIEP2C35F672C8FPGA
⏹16Mbits的EPCS16配置芯片
⏹1MbytesSRAM
⏹32MbytesSDRAM
⏹8MbytesNORFlashROM
⏹64MbytesNANDFlashROM
⏹RS-232DB9串行接口
⏹USB2.0设备接口
⏹10BASE-TJ45接口
⏹多路音频CODEC接口
⏹4个用户自定义按键
⏹4个用户自定义LED
⏹1个七段码LED
⏹标准AS编程接口和JTAG调试接口
⏹50MHz高精度时钟源
⏹两个高密度扩展接口(可与配套实验箱连接)
⏹两个标准2.54mm扩展接口,供用户自由扩展
⏹系统上电复位电路
⏹支持+5V直接输入,板上电源管理模块
SOPC-NiosII-EP2C35开发板是在经过长期用户需求考察后,结合目前市面上以及实际应用需要,同时兼顾入门学生以及资深开发工程师的应用需求而研发的。
就资源而言,它已经可以组成一个高性能的嵌入式系统,可以运行目前流行的RTOS,如uC/OS、uClinux等。
系统主芯片采用672引脚、BGA封装的EP2C35FPGA,它拥有33216个LE,105个M4K片上RAM(共计483840bits),35个18×18硬件乘法器、4个高性能PLL以及多达475个用户自定义IO。
板上提供了大容量的SRAM、SDRAM和FlashROM等以及常用的RS-232、USB2.0、RJ45接口和标准音频接口等,除去板上已经固定连接的IO,还有多达260个IO通过不同的接插件引出,供用户使用。
所以,不管从性能上而言,还是从系统灵活性上而言,无论您是初学者,还是资深硬件工程师,它都会成为您的好帮手。
图1-1系统功能框图
SOPC-NIOSIIEDA/SOPC实验开发平台提供了丰富的资源供学生或开发人员学习,资源包括接口通信、控制、存储、数据转换以及人机交互显示等几大模块,接口通信模块包括SPI接口、IIC接口、视频接口,RS232接口、网络接口、USB接口、标准并口、PS2键鼠接口、1-Wire接口等;控制模块包括直流电机、步进电机等;存储模块包括CF卡、IDE硬盘、SD卡等;数据转换模块包括串行ADC、DAC、高速并行ADC、DAC以及数字温度传感器等;人机交互显示模块包括8个按键、8个开关、4×4键盘阵列、640×480图形点阵LCD、8位动态7段码管、16×16点阵以及交通灯等;另外把上还提供了一个简易模拟信号源和多路时钟模块。
上述的这些资源模块既可以满足初学者入门的要求,也可以满足开发人员进行二次开发的要求。
视频输入输出和VGA
RS232
DB25
并口
SD卡
音频
CODEC
USB1.1
网口
扩展接口
PS/2键盘、
鼠标
SOPC-NIOSIIEDA/SOPC实验开发平台提供的资源有:
⏹配套开发板为SOPC-NIOSII-EP2C35(核心芯片为EP2C35F672C8)
⏹640×480超大图形点阵液晶屏
⏹RTC,提供系统实时时钟
⏹1个直流电机和传感器模块
⏹1个步进电机模块
⏹1个VGA接口
⏹1路视频输入和视频输出接口
⏹1个标准串行接口
⏹1个以太网卡接口,利用RTL8019AS芯片进行数据包的收发
⏹1个USB设备接口,利用PDIUSBD12芯片实现USB协议转换
⏹SD卡接口,可以用来接SD卡或MMC卡
⏹基于SPI或IIC接口的音频CODEC模块
⏹2个PS2键盘/鼠标接口
⏹1个交通灯模块
⏹CF卡和IDE硬盘接口
⏹串行ADC和串行DAC
⏹高速并行8位ADC和DAC
⏹触摸屏控制器
⏹IIC接口的EEPROM
⏹基于1-Wire接口的数字温度传感器
⏹扩展接口,供用户自由扩展
⏹1个红外收发模块
⏹1个数字时钟源,提供24MHz、12MHz、6MHz、1MHz、100KHz、10KHz、1KHz、100Hz、10Hz和1Hz等多个时钟
⏹1个模拟信号源,提供频率在80~8KHz、幅度在0~3.3V可调的正弦波、方波、三角波和锯齿波
⏹1个16×16点阵LED显示模块
⏹1个4×4键盘输出阵列
⏹8位动态七段码管LED显示
⏹8个用户自定义LED显示
⏹8个用户自定义开关输出
⏹8个用户自定义按键输出
第二章系统模块
系统组成
本节将重点介绍开发板上所有的组成模块。
图2-1是整个开发板的模块布局图,表2-1是对应的组成部分及其功能的简单描述。
J8
J7
J6
J5
J1~J4
JP2
JP1
U8
U2
U11
U10
U12
U4
U14
U5
U1
U7
U9
U15
U6
U13
D1~D4
JP5
JP6
S1~S4
DS1
S5
图2-1a)正面
JP3
JP4
图2-1b)反面
表2-1系统组成部分及其功能描述
序号
名称
功能描述
U1
CycloneII
主芯片EP2C35F672C8
存储单元
U13,U14
SRAM
两片组成1Mbytes,即256K×32bits
U7
SDRAM
32MbytesSDRAM(16M×16bits)
U15
NORFlash
8Mbytes线性Flash存储器
U9
NANDFlash
64Mbytes非线性Flash存储器
U10
EPCS16
16Mbits主动串行配置器件
接口资源
U11,J7
RS-232
标准9针串口
U10,J8
USB
高速USB2.0设备接口
U4,J5
网络接口
10BASE-TRJ45以太网接口
U2,J1~J4
音频接口
高性能音频CODEC,包括音频输入、输出、MIC输入以及耳机输出等接口
JP3~JP6
扩展接口
出了板上固定连接的IO引脚,还有多达260个用户自定义IO口通过不同的接插件引出,供用户进行二次开发
JP1
JTAG调试接口
供用户下载FPGA代码,实时调试NiosIICPU,以及运行QuartusII提供的嵌入式逻辑分析仪SignalTapII等
JP2
AS编程接口
待用户调试FPGA成功后,可通过该接口将FPGA配置代码下载到配置器件中
人机交互
S1~S4
自定义按键
4个用户自定义按键,用于简单电平输入,该信号直接与FPGA的IO相连
S5
复位按键
该按键在调试NiosIICPU时,可以作为复位信号,当然也可以由用户自定义为其它功能输入
D1~D4
自定义LED
4个用户自定义LED,用于简单状态指示,LED均由FPGA的IO直接驱动
DS1
七段码LED
静态七段码LED,用于简单数字、字符显示,直接由FPGA的IO驱动
时钟输入
U8
晶振
高精度50MHz时钟源,用户可以用FPGA内部PLL或分频器来得到其它频率的时钟
电源
J6
直流电源输入
直流电源适配器插座,适配器要求为+5V/1A
U5,U6
电源管理
负责提供板上所需的3.3V和1.2V电压
下面对板上的各个模块及其硬件连接作详细说明。
CycloneIIEP2C35FPGA(U1)
继Altera公司成功推出第一代CycloneFPGA后,Cyclone一词便深深的烙在广大硬件工程师心中,一时间它便成为低功耗、低价位以及高性能的象征。
然而在去年,Altera公司再一次发布第二代CycloneFPGA,与第一代相比,加入了硬件乘法器,同时内部存储单元数量也得到了进一步的提升,相信CycloneII比它的鼻祖Cyclone而言,会表现出更加出色的性能
本开发板上采用的FPGA是EP2C35F672C8,它便是AlteraCycloneII系列中的一员,采用672引脚的BGA封装,表2-2列出了该款FPGA的所有资源特性。
Les
33,216
M4KMemoryBlocks
105
所有RAMBits
483,840
18×18硬件乘法器
35
PLLs
4
用户可用I/O
475
表2-2EP2C35F672C8资源列表
图2-2EP2C35F672C8芯片管脚示意图
如图2-2所示EP2C35的管脚名称行列合在一起来表示。
行用英文字母表示,列用数字来表示。
通过行列的组合来确定是哪一个管脚。
如A2表示A行2列的管脚。
AF3表示AF行3列的管脚
开发板上提供了两种途径来配置FPGA:
Ø使用QuartusII软件,配合下载电缆从JTAG接口下载FPGA所需的配置数据,完成对FPGA的配置。
这种方式主要用来调试FPGA或NiosIICPU,多在产品开发初期使用
Ø使用QuartusII软件,配合下载电缆,通过AS接口对FPGA配置器件进行编程,在开发板下次上电的时候,会完成对FPGA的自动配置。
这种模式主要用来产品定型后,完成对FPGA代码的固化,以便产品能够独立工作。
SRAM(U13,U14)
开发板上的SRAM由2片3.3VCMOS静态RAMIDT71V416组成容量为256K×32bits的存储空间,高速度SRAM和高带宽数据总线,保证了NiosIICPU可以工作在非常高效的状态。
本开发板所用的SRAM为-10等级的,这就意味着NiosIICPU可以在32位总线带宽情况下,以100MHz的速度进行读写操作,数据吞吐率高达到400Mbyets/S。
SRAM与FPGA的硬件连接见表2-3。
FPGA引脚
U13引脚
U14引脚
信号说明
AE25
1
1
A0
AD24
2
2
A1
AD25
3
3
A2
AC25
4
4
A3
AC26
5
5
A4
AB25
18
18
A5
Y25
19
19
A6
Y26
20
20
A7
U24
21
21
A8
W25
22
22
A9
W26
23
23
A10
V25
24
24
A11
V26
25
25
A12
U25
26
26
A13
U26
27
27
A14
T24
42
42
A15
AB26
43
43
A16
R25
44
44
A17
AA23
7
/
D0
AA24
8
/
D1
Y23
9
/
D2
Y24
10
/
D3
W24
13
/
D4
V23
14
/
D5
V24
15
/
D6
U23
16
/
D7
W21
29
/
D8
V22
30
/
D9
U20
31
/
D10
U21
32
/
D11
U22
35
/
D12
T17
36
/
D13
T18
37
/
D14
T19
38
/
D15
R17
/
7
D16
R19
/
8
D17
R20
/
9
D18
R24
/
10
D19
P17
/
13
D20
P23
/
14
D21
P24
/
15
D22
N18
/
16
D23
N20
/
29
D24
N23
/
30
D25
N24
/
31
D26
M19
/
32
D27
M20
/
35
D28
M21
/
36
D29
M22
/
37
D30
M23
/
38
D31
T21
39
/
BE0
T20
40
/
BE1
M24
/
39
BE2
P18
/
40
BE3
T22
41
41
OE#
Y22
17
17
WE#
Y21
6
6
CS#
表2-3SRAM与FPGA的硬件连接
注:
1)‘/’表示没有连接。
2)‘#’表示低电平有效。
3)SRAM的数据线(D0~D7)和地址线与NORFlash共同占用FPGAIO。
SDRAM(U7)
开发板上使用的SDRAM为HY57V561620BT-6,该芯片最高可工作在166MHz主频上,由4个4M×16bits的Bank组成,共有32Mbytes的容量,即16M×16bits。
开发板上的主时钟源为50MHz,通过内部PLL进行3倍频可得到稳定的150MHz时钟,所以NiosIICPU可以在150MHz主频上与SDRAM进行数据交互,数据吞吐率高达300Mbytes/S,如此高的数据交互能力,足以满足不同开发人士所需。
SDRAM与FPGA的硬件连接见表2-4。
FPGA引脚
U7引脚
信号说明
AB3
23
A0
AB4
24
A1
AC3
25
A2
AD3
26
A3
AE2
29
A4
AD2
30
A5
AC2
31
A6
AC1
32
A7
AB2
33
A8
AB1
34
A9
AA4
22
A10
AA2
35
A11
AA1
36
A12
Y5
20
BA0
AA3
21
BA1
P3
2
D0
P4
4
D1
R3
5
D2
R4
7
D3
T3
8
D4
T4
10
D5
U3
11
D6
U4
13
D7
W2
42
D8
W1
44
D9
V2
45
D10
V1
47
D11
U2
48
D12
U1
50
D13
T2
51
D14
R2
53
D15
V3
15
LDQM
Y1
39
UDQM
Y3
37
CKE
AA7
38
CLK
Y4
19
CS#
W4
18
RAS#
W3
17
CAS#
V4
16
WE#
表2-4SDRAM与FPGA的硬件连接
注:
‘#’表示低电平有效。
NORFlash(U15)
开发板上提供了1片容量为8Mbytes(8M×8bits)NORFlash存储器—————AM29LV065D。
该芯片支持3.0~3.6V单电压供电情况下的读、写、擦除以及编程操作,访问时间可以达到90ns。
AM29LV065D由128个64Kbytes的扇区组成,每个扇区都支持在线编程。
另外,该芯片在高达125℃条件下,依然可以保证存储的数据20年不会丢失。
NORFlash与FPGA的硬件连接见表2-5。
FPGA引脚
U15引脚
信号说明
AC23
27
A0
AE24
22
A1
AE25
21
A2
AD24
20
A3
AD25
19
A4
AC25
18
A5
AC26
17
A6
AB25
16
A7
Y25
10
A8
Y26
9
A9
U24
42
A10
W25
8
A11
W26
7
A12
V25
6
A13
V26
5
A14
U25
4
A15
U26
3
A16
T24
46
A17
AB26
15
A18
R25
43
A19
T23
44
A20
W23
35
A21
T25
2
A22
AA23
31
D0
AA24
32
D1
Y23
33
D2
Y24
34
D3
W24
38
D4
V23
39
D5
V24
40
D6
U23
41
D7
AA26
11
WE#
AB24
30
OE#
AB23
28
CE#
AA25
14
RDY
表2-5NORFlash与FPGA的硬件连接
注:
1)‘#’表示低电平有效。
2)NORFlash的数据总线和地址总线(A2~A19)与SRAM共同占用FPGAIO。
NANDFlash(U9)
为了满足能够在嵌入式RTOS中有足够的空间创建文件系统或满足开发人员存储海量数据的需求,开发板上除了提供8MbytesNORFlash外,还有一片具有64Mbytes容量的NANDFlash——K9F1208U0M。
该芯片由4096Blocks×32Pages×528bytes组成,支持块擦除、页编程、页读取、随即读取、智能拷贝备份、4页/块同时擦除和4页/块同时编程等操作。
NANDFlash与FPGA的硬件连接见表2-6。
FPGA引脚
U9引脚
信号说明
AE3
29
D0
T7
30
D1
AA5
31
D2
W6
32
D3
V7
41
D4
V6
42
D5
V5
43
D6
U6
44
D7
R6
16
CLE
R7
17
ALE
T6
18
WE#
P7
8
RE#
R5
9
CE#
U5
19
WP#
P6
7
R/B#
表2-6NANDFlash与FPGA的硬件连接
注:
‘#’表示低电平有效。
RS-232接口(J7,U11)
J7是一个标准的DB9孔连接头,通常用于FPGA和计算机以及其它设备间通过RS-232协议进行简单通信。
U11是一个电平转换芯片——MAX3232,负责把发送的LVCMOS信号转换成RS-232电平,同时把接收到的RS-232电平转换成LVCMOS信号。
由于目前的设计开发中,RS-232通信仅仅是为了进行系统调试或简单的人机交互,所以在开发板设计时,仅在DB9孔接口中保留了通信时必须的RXD和TXD信号。
RS-232与FPGA的硬件连接见表2-7。
FPGA引脚
J7引脚
信号说明
FPGA端
PC端
T10
2
TXD’
RXD
T9
3
RXD’
TXD
/
5
/
GND
表2-7SRAM与FPGA的硬件连接
注:
TXD和RXD在J7中已经交换,如果与计算机通信,仅需要一条串口延长线便可,无需交叉。
USB2.0接口(J8,U10)
为了更好地满足开发人员进行二次开发,开发板上还设计了USB2.0设备接口,接口采用USBB型连接座,板上采用USB2.0设备接口控制芯片ISP1581来完成USB2.0通信中的时序转换和数据包处理。
ISP1581是Philips公司推出的一款高性能、低成本、完全符合USB2.0接口规范的USB设备接口芯片,它与CPU之间的通信是通过一组高速通用并行接口来实现的。
ISP1581可以自动检测USB2.0系统和USB1.1系统,从而自动在高速和全速模式之间进行转换。
鉴于该芯片的性能、成本以及易用性,该芯片在图像类、海量存储类、通信设备、打印设备以及人机交互设备中得到了广泛的应用。
ISP1581与FPGA的硬件连接见2-8。
FPGA引脚
U10引脚
信号说明
F3
40
D0
F4
41
D1
G3
44
D2
G4
45
D3
H3
46
D4
H4
47
D5
J3
48
D6
J4
49
D7
K3
50
D8
K4
51
D9
L3
52
D10
L4
53
D11
M3
54
D12
M4
55
D13
M5
56
D14
L6
57
D15
E1
30
A0
E2
31
A1
D1
32
A2
D2
33
A3
C2
34
A4
B2
35
A5
B3
38
A6
C3
39
A7
F1
27
WR#
G2
26
RD#
L7
25
CS#
G1
22
READY
F2
28
INT
M2
62
WAKEUP
K1
11
EOT
K2
23
DREQ
J1
13
DACK
H2
16
INTRQ
J2
14
DIOR
H1
15
DIOW
L2
10
RESET#
表2-8ISP1581与FPGA的硬件连接
注:
‘#’表示该信号低电平有效。
以太网接口(J5,U4)
在嵌入式系统设计应用当中,以太网接口是一个必不可少的东西,尤其是在uClinux或Linux等系统中,以太网接口更是必备接口之一。
本开发板上依然提供了以太网接口,采用CS8900A芯片来完成数据包的
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- SOPCIII 用户 使用手册 第二