微机原理与接口技术重点归纳.docx
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微机原理与接口技术重点归纳
一、1、总线是连接CPU和内存、缓存、外部控制芯片之间的数据通道。
系统总线主要包括地址总线、数据总线、控制总线。
二、1、从功能上来看,8086CPU可分为两部分,即总线接口部件BIU和执行部件EU
(1)总线接口部件(BIU)
组成:
①段寄存器(DS、CS、ES、SS);
②16位指令指针寄存器IP(指向下一条要取出的指令代码);
③20位地址加法器(用来产生20位地址);
④6字节(8088为4字节)指令队列缓冲器;
⑤总线控制逻辑。
功能:
负责从内存中取指令,送入指令队列,实现CPU与存储器和I/O接口之间的数据传送。
(2)执行部件(EU)组成:
①ALU(算术逻辑单元)
②通用寄存器(AX、BX、CX、DX)
③专用寄存器(BP、SP、SI、DI);
④标志寄存器(PSW);
⑤EU控制系统。
功能:
负责分析指令和执行指令。
2、BIU和EU的动作协调原则:
将8086/8088CPU分成二个独立的功能部件使二者能够并行工作,把取指令工作和分析指令、执行指令工作重叠进行,从而提高CPU的工作效力,加快指令的执行速度。
指令队列可以被看成是一个特殊的RAM,它的工作原理是"先进先出",写入的指令只能存放在队列尾,读出的指令是队列头存放的指令。
EU和BIU之间就是通过指令队列联系起来,多数情况下,BIU在不停地向队列写入指令,而EU每执行完一条指令后,就向队列读取下一条指令。
二者的动作既独立,又协调。
3、通用寄存器8086/8088有4个16位的通用寄存器(AX、BX、CX、DX),可以存放16位的操作数,也可分为8个8位的寄存器(AL、AH;BL、BH;CL、CH;DL、DH)来使用。
其中AX称为累加器,BX称为基址寄存器,CX称为计数寄存器,DX称为数据寄存器,这些寄存器在具体使用上有一定的差别。
4、指针寄存器系统中有两个16位的指针寄存器SP和BP,其中SP是堆栈指针寄存器,由它和堆栈段寄存器SS一起来确定堆栈在内存中的位置;BP是基数指针寄存器,通常用于存放基地址。
5、变址寄存器系统中有两个16位的变址寄存器SI和DI,其中SI是源变址寄存器,DI是目的变址寄存器,都用于指令的变址寻址方式。
6、控制寄存器IP、标志寄存器是系统中的两个16位控制寄存器,其中IP是指令指针寄存器,用来控制CPU的指令执行顺序,它和代码段寄存器CS一起可以确定当前所要取的指令的内存地址。
顺序执行程序时,CPU每取一个指令字节,IP自动加1,指向下一个要读取的字节;当IP单独改变时,会发生段内的程序转移;当CS和IP同时改变时,会产生段间的程序转移。
标志寄存器的内容被称为处理器状态字PSW,用来存放8086CPU在工作过程中的状态。
7、段寄存器系统中共有4个16位段寄存器,即代码段寄存器CS、数据段寄存器DS、堆栈段寄存器SS和附加段寄存器ES。
这些段寄存器的内容与有效的地址偏移量一起,可确定内存的物理地址。
通常CS划定并控制程序区,DS和ES控制数据区,SS控制堆栈区。
8、标志寄存器8086/8088内部标志寄存器的内容,又称为处理器状态字(PSW,ProcessorStatusWord),共有9个标志位。
可分成两类:
一类为状态标志,一类为控制标志。
(1)状态标志位:
CF—进位标志位,做加法时最高位出现进位或做减法时最高位出现借位,该位置1,反之为0。
PF—奇偶标志位,当运算结果的低8位中l的个数为偶数时,则该位置1,反之为0。
AF—半进位标志位,做字节加法时,当低四位有向高四位的进位,或在做减法时,低四位有向高四位的借位时,该标志位就置1。
通常用于对BCD算术运算结果的调整。
(例:
11011000+10101110=110000110其中AF=1,CF=1)
ZF—零标志位,运算结果为0时,该标志位置1,否则清0。
SF—符号标志位,当运算结果的最高位为1,该标志位置1,否则清0。
即与运算结果的最高位相同。
OF—溢出标志位,反映运算结果是否超出了8位或16位带符号数所能表达的范围,OF=1,否则OF=0.
(2)控制标志位:
TF—跟踪标志位。
当该位置1时,将使微处理器进入单步工作方式,通常用于程序的调试。
IF—中断允许标志位,若IF=1,则处理器可以响应可屏蔽中断,IF=0时不能响应可屏蔽中断。
DF—方向标志位,若该位置1,则串操作指令的地址修改为自动减量方向,反之,为自动增量方向。
9、8086/8088引脚结构
VCC(40)、GND(1、20):
电源、接地引脚,8088/8086CPU采用单一的+5V电源,但有两个接地引脚。
CLK(Clock,19):
时钟信号输入引脚,时钟信号的方波信号,占空比约为33%,即1/3周期为高电平,2/3周期为低电平,8088/8088的时钟频率(又称为主频)为5MHz,即从该引脚输入的时钟信号的频率为5MHz。
RESET(Reset,21):
复位信号输入引脚,高电平有效。
8088/8086CPU要求复位信号至少维持4个时钟周期才能起到复位的效果,复位信号输入之后,CPU结束当前操作,并对处理器的标志寄存器、IP、DS、SS、ES寄存器及指令队列进行清零操作,而将CS设置为0FFFFH。
READY(Ready,22):
“准备好”状态信号输入引脚,高电平有效,“Ready”输入引脚接收来自于内存单元或I/O端口向CPU发来的“准备好”状态信号,表明内存单元或I/O端口已经准备好进行读写操作。
该信号是协调CPU与内存单元或I/O端口之间进行信息传送的联络信号。
TEST(Test,23):
测试信号输入引脚,低电平有效。
TEST信号与WAIT指令结合起来使用,CPU执行WAIT指令后,处于等待状态,当TEST引脚输入低电平时,系统脱离等待状态,继续执行被暂停执行的指令。
RD(Read,32,三态):
读控制输出信号引脚,低电平有效,用以指明要执行一个对内存单元或I/O端口的读操作,具体是读内存单元还是I/O端口,取决于控制信号。
NMI(Non-MaskableInterrupt,17)、INTR(InterruptRequest,18):
中断请求信号输入引脚,引入中断源向CPU提出的中断请求信号,高电平有效,前者为非屏蔽中断请求,后者为可屏蔽中断请求信号。
AD15—AD0(AddressDataBus,2—16,三态):
地址/数据复用信号输入/输出引脚,分时输出低16位地址信号及进行数据信号的输入/输出。
A19/S6—A16/S3(AddressStatusBus,35—38,三态):
地址/状态复用信号输出引脚,分时输出地址的高4位及状态信息,其中S6为0用以指示8086/8088CPU当前与总线连通;S5为1表明8086/8088CPU可以响应可屏蔽中断;S4、S3共有四个组合状态,用以指明当前使用的段寄存器,00—ES,01—SS,10—CS,11—DS。
BHE/S7(BusHighEnable/Status,34,8086中,三态):
高8位数据允许/状态复用信号输出引脚,输出。
分时输出有效信号,表示高8为数据线D15—D8上的数据有效和S7状态信号,但S7未定义任何实际意义。
SS0(34,8088中):
在8088系统中,该引脚用来与DT/R、M/IO一起决定8088芯片当前总线周期的读写操作。
MN/MX(Minimum/MaximumModelControl,33):
最小/最大模式设置信号输入引脚,该输入引脚电平的高、低决定了CPU工作在最小模式还是最大模式,当该引脚接+5V时,CPU工作于最小模式下,当该引脚接地时,CPU工作于最大模式下。
10、CPU部分引脚的三态性所谓三态是指总线输出可以有三个状态:
高电平、低电平和高阻状态。
当处于高阻状态时,该总线在逻辑上与所有连接负载断开。
11、最小模式下的24到31引脚
INTA(InterruptAcknowledge,24,三态):
中断响应信号输出引脚,低电平有效,该引脚是CPU响应中断请求后,向中断源发出的认可信号,用以通知中断源,以便提供中断类型码,该信号为两个连续的负脉冲。
ALE(AddressLockEnable,25):
地址锁存允许输出信号引脚,高电平有效,CPU通过该引脚向地址锁存器8282/8283发出地址锁存允许信号,把当前地址/数据复用总线上输出的是地址信息,锁存到地址锁存器8282/8283中去。
ALE信号不能被浮空。
DEN(DataEnable,26,三态):
数据允许输出信号引脚,低电平有效,为数据总线收发器8286提供一个控制信号,表示CPU当前准备发送或接收一项数据。
DT/R(DataTransmit/Receive,27,三态):
数据收发控制信号输出引脚,CPU通过该引脚发出控制数据传送方向的控制信号,在使用8286/8287作为数据总线收发器时,信号用以控制数据传送的方向,当该信号为高电平时,表示数据由CPU经总线收发器8286/8287输出,否则,数据传送方向相反。
M/IO(Memory/Input&Output,28,三态):
存储器或I/O端口选择信号输出引脚,这是CPU区分进行存储器访问还是I/O访问的输出控制信号。
WR(Write,29,三态):
写控制信号输出引脚,低电平有效,与M/IO配合实现对存储单元、I/O端口所进行的写操作控制。
HOLD(HoldRequest,31):
总线保持请求信号输入引脚,高电平有效。
这是系统中的其它总线部件向CPU发来的总线请求信号输入引脚。
HLDA(HoldAcknowledge,30):
总线保持响应信号输出引脚,高电平有效,表示CPU认可其他总线部件提出的总线占用请求,准备让出总线控制权。
12、最大模式下的24到31引脚
QS1、QS0(InstructionQueueStatus,24、25):
指令队列状态信号输出引脚,这两个信号的组合给出了前一个T状态中指令队列的状态,以便于外部8088/8086
CPU内部指令队列的动作跟踪。
QS1QS0性能
00无操作
01从指令队列的第一个字节取走代码
10队列为空
11除第一个字节外,还取走了后续字节中的代码
S0、S1、S2(26、27、28,三态):
总线周期状态信号输出引脚,低电平的信号输出端,这些信号组合起来,可以指出当前总线周期中,所进行数据传输过程的类型,总线控制器8288利用这些信号来产生对存储单元、I/O端口的控制信号。
LOCK(Lock,29,三态):
总线封锁输出信号引脚,低电平有效,当该引脚输出低电平时,系统中其它总线部件就不能占用系统总线。
信号是由指令前缀LOCK产生的,在LOCK前缀后面的一条指令执行完毕之后,便撤消信号。
此外,在8088/8086的2个中断响应脉冲之间,信号也自动变为有效的低电平,以防止其它总线部件在中断响应过程中,占有总线而使一个完整的中断响应过程被中断。
RQ/GT0、RQ/GT1(Request/Grant,31、30):
总线请求信号输入/总线允许信号输出引脚,这两个信号端可供CPU以外的两个处理器,用来发出使用总线的请求信号和接收CPU对总线请求信号的应答。
这两个引脚都是双向的,请求与应答信号在同一引脚上分时传输,方向相反。
其中31脚比的30脚优先级高。
13、总结具有分时复用总线功能的引脚:
AD0~AD15、A16/S3~A19/S6、BHE/S7;
具有三态性的引脚:
AD0~AD15、A16S3~A19S6、BHE/S7、RD、WR、M/IO、DT/R、DEN、INTA等;
最大模式下和最小模式下含义不同的引脚:
24腿~31
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