EDA课程设计报告5位整数乘法器设计.docx
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EDA课程设计报告5位整数乘法器设计
有符号5位整数乘法器设计与制作
1.课程设计的性质、目的和任务3
2.题目要求3
3.设计步骤4
3.1整体原理框图:
4
3.2乘法器整体电路原理图:
4
3.3输入模块:
4
3.4运算模块:
5
3.5显示控制模块:
8
3.6显示模块:
9
4.整体仿真14
5.调试中遇到的问题及解决的方法15
6.心得体会15
7.建议:
15
1.课程设计的性质、目的和任务
创新精神和实践能力二者之中,实践能力是基础和根本。
这是由于创新基于实践、源于实践,实践出真知,实践检验真理。
实践活动是创新的源泉,也是人才成长的必由之路。
通过课程设计的锻炼,要求学生掌握电路的一般设计方法,具备初步的独立设计能力,提高综合运用所学的理论知识独立分析和解决问题的能力,培养学生的创新精神。
2.题目要求
设计一个两个5位数相乘的乘法器。
用发光二极管显示输入数值,用7段显示器显示十进制结果。
乘数和被乘数分两次输入。
在输入乘数和被乘数时,要求显示十进制输入数据。
输入显示和计算结果显示,采用分时显示方式进行,可参见计算器的显示功能
时钟
结果寄存
累加器
相乘逻辑
移位寄存
移位寄存
被乘数
乘数
3.设计步骤
3.1整体原理框图:
3.2乘法器整体电路原理图:
3.3输入模块:
模块说明:
由CH,DH控制数据的输入,由SHUJU端输入数据,当CH,DH为0,0时输入被乘数,由输出端A输出,当按下“乘号键CH”即CH,DH为1,0时输入乘数,由输出端B输出,当RESET为0时输出端清零。
VHDL程序代码如下:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYshuruIS
PORT(CH,DH,RESET,CLK:
INSTD_LOGIC;
shuju:
INSTD_LOGIC_VECTOR(4DOWNTO0);
A,B:
OUTSTD_LOGIC_VECTOR(4DOWNTO0));
ENDshuru;
ARCHITECTUREbehaveOFshuruIS
BEGIN
PROCESS(CH,DH,shuju,RESET,CLK)
BEGIN
IFCLK'EVENTANDCLK='1'THEN
IFRESET='1'THEN
A<="00000";
B<="00000";
ELSE
IFCH='0'ANDDH='0'THEN
A<=shuju;
ELSIFCH='1'ANDDH='0'THEN
B<=shuju;
ELSENULL;
ENDIF;
ENDIF;
ENDIF;
ENDPROCESS;
ENDbehave;
3.4运算模块:
模块说明:
分别由AO和BO端接收被乘数和乘数,由CJ端输出带符号位的二进制乘积结果。
此模块由三个子模块组成:
“数字与符号分离子模块”,“乘法运算子模块”及“数字与符号重组子模块”。
VHDL程序代码如下:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYyunsuanIS
PORT(A0:
INSTD_LOGIC_VECTOR(4DOWNTO0);
B0:
INSTD_LOGIC_VECTOR(4DOWNTO0);
CJ:
OUTSTD_LOGIC_VECTOR(8DOWNTO0));
ENDyunsuan;
ARCHITECTUREBEHAVEOFyunsuanIS
COMPONENTsffl
PORT(A,B:
INSTD_LOGIC_VECTOR(4DOWNTO0);
FH:
OUTSTD_LOGIC;
C,D:
OUTSTD_LOGIC_VECTOR(3DOWNTO0));
ENDCOMPONENT;
COMPONENTMUL
PORT(E,F:
INSTD_LOGIC_VECTOR(3DOWNTO0);
Q:
OUTSTD_LOGIC_VECTOR(7DOWNTO0));
ENDCOMPONENT;
COMPONENTsfcz
PORT(Q:
INSTD_LOGIC_VECTOR(7DOWNTO0);
FHO:
INSTD_LOGIC;
CJO:
OUTSTD_LOGIC_VECTOR(8DOWNTO0));
ENDCOMPONENT;
SIGNALC1,D1:
STD_LOGIC_VECTOR(3DOWNTO0);
SIGNALFHW:
STD_LOGIC;
SIGNALOUT1:
STD_LOGIC_VECTOR(7DOWNTO0);
BEGIN
U1:
sfflPORTMAP(A=>A0,B=>B0,C=>C1,D=>D1,FH=>FHW);
U2:
MULPORTMAP(E=>C1,F=>D1,Q=>OUT1);
U3:
sfczPORTMAP(Q=>OUT1,FHO=>FHW,CJO=>CJ);
ENDBEHAVE;
数字与符号分离子模块:
程序代码如下:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYsfflIS
PORT(A,B:
INSTD_LOGIC_VECTOR(4DOWNTO0);
FH:
OUTSTD_LOGIC;
C,D:
OUTSTD_LOGIC_VECTOR(3DOWNTO0));
ENDsffl;
ARCHITECTUREbehaveOFsfflIS
BEGIN
C<=A(3DOWNTO0);
D<=B(3DOWNTO0);
FH<=A(4)XORB(4);
ENDbehave;
乘法运算子模块:
程序代码如下:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYMULIS
PORT(E,F:
INSTD_LOGIC_VECTOR(3DOWNTO0);
Q:
OUTSTD_LOGIC_VECTOR(7DOWNTO0));
ENDMUL;
ARCHITECTUREbehaveOFMULIS
SIGNALQ1:
STD_LOGIC_VECTOR(3DOWNTO0);
SIGNALQ2:
STD_LOGIC_VECTOR(4DOWNTO0);
SIGNALQ3:
STD_LOGIC_VECTOR(5DOWNTO0);
SIGNALQ4:
STD_LOGIC_VECTOR(6DOWNTO0);
SIGNALFF0:
STD_LOGIC_VECTOR(3DOWNTO0);
SIGNALFF1:
STD_LOGIC_VECTOR(3DOWNTO0);
SIGNALFF2:
STD_LOGIC_VECTOR(3DOWNTO0);
SIGNALFF3:
STD_LOGIC_VECTOR(3DOWNTO0);
BEGIN
FF0<=F(0)&F(0)&F(0)&F(0);
FF1<=F
(1)&F
(1)&F
(1)&F
(1);
FF2<=F
(2)&F
(2)&F
(2)&F
(2);
FF3<=F(3)&F(3)&F(3)&F(3);
Q1<=EANDFF0;
Q2<=(EANDFF1)&"0";
Q3<=(EANDFF2)&"00";
Q4<=(EANDFF3)&"000";
Q<=Q1+Q2+Q3+Q4;
ENDbehave;
数字与符号重组子模块:
程序代码如下:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYsfczIS
PORT(Q:
INSTD_LOGIC_VECTOR(7DOWNTO0);
FHO:
INSTD_LOGIC;
CJO:
OUTSTD_LOGIC_VECTOR(8DOWNTO0));
ENDsfcz;
ARCHITECTUREbehaveOFsfczIS
BEGIN
CJO<=FHO&Q;
ENDbehave;
3.5显示控制模块:
模块说明:
当CH,DH为0,0时显示被乘数,当按下“乘号键CH”即CH,DH为1,0时显示乘数,当按下“等号键DH”即CH,DH为1,1时显示乘积。
VHDL程序代码如下:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYxskzIS
PORT(CH:
INSTD_LOGIC;
DH:
INSTD_LOGIC;
CLK:
INSTD_LOGIC;
AIN:
INSTD_LOGIC_VECTOR(4DOWNTO0);
BIN:
INSTD_LOGIC_VECTOR(4DOWNTO0);
CJIN:
INSTD_LOGIC_VECTOR(8DOWNTO0);
shuchu:
OUTSTD_LOGIC_VECTOR(8DOWNTO0));
ENDxskz;
ARCHITECTUREbehaveOFxskzIS
BEGIN
PROCESS(CH,DH,CLK)
BEGIN
IF(CLK'EVENTANDCLK='1')THEN
IF(CH='0'ANDDH='0')THEN
shuchu<=AIN(4)&"0000"&AIN(3DOWNTO0);
ELSIF(CH='1'ANDDH='0')THEN
shuchu<=BIN(4)&"0000"&BIN(3DOWNTO0);
ELSE
shuchu<=CJIN;
ENDIF;
ENDIF;
ENDPROCESS;
ENDBEHAVE;
3.6显示模块:
模块说明:
由AIN端接收要显示的二进制内容,输出转换成十进制后各位对应的数码管显示代码。
此模块由六个子模块组成:
“输出数字与符号分离子模块”,“进制转换子模块”,“消零子模块”,“符号位数码管显示子模块”,“数字位数码管显示子模块”和“灭点子模块”。
此模块组成结构如下:
输出数字与符号分离子模块:
程序代码如下:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYoutsfflIS
PORT(AIN:
INSTD_LOGIC_VECTOR(8DOWNTO0);
fhout:
OUTSTD_LOGIC_VECTOR(3DOWNTO0);
shujuout:
OUTSTD_LOGIC_VECTOR(7DOWNTO0));
ENDoutsffl;
ARCHITECTUREbehaveOFoutsfflIS
SIGNALB:
STD_LOGIC;
BEGIN
B<=AIN(8);
PROCESS(B)
BEGIN
CASEBIS
WHEN'0'=>fhout<="0000";
WHEN'1'=>fhout<="0001";
WHENOTHERS=>fhout<=NULL;
ENDCASE;
ENDPROCESS;
shujuout<=AIN(7DOWNTO0);
ENDbehave;
进制转换子模块:
此模块是用来对结果进行二进制到十进制转换的,便于在显示数码管上显示。
定义3个变量A1,A2,A3,并赋初值为0,从高到低判断输入的数据A(二进制)的各个位,首先是百位,若大于一百,则A3加1,EJZ减去100;然后是十位,若大于十,则A2加1,EJZ减去10;最后是个位,直接将EJZ剩余值赋值给A1。
依次将A1,A2,A3赋值给GOUT,SOUT,BOUT输出。
程序代码如下:
modulezhuanhuan(clk,a,bout,sout,gout);
inputclk;
input[7:
0]a;
output[3:
0]bout,sout,gout;
reg[3:
0]A1,A2,A3,bout,sout,gout;
reg[7:
0]aa;
reg[2:
0]num;
always@(posedgeclk)
begin
case(num)
0:
begin
aa[7:
0]<=a;
num<=1;
A1<=0;
A2<=0;
A3<=0;
end
1:
begin
if(aa>=100)
begin
A3<=A3+1;
aa<=aa-100;
end
elseif((aa>=10)&&(aa<100))
begin
A2<=A2+1;
aa<=aa-10;
end
elseif((aa>=1)&&(aa<10))
begin
A1<=aa;
aa<=0;
end
else
begin
num<=2;
end
end
2:
begin
gout<=A1;
sout<=A2;
bout<=A3;
num<=0;
end
default:
num<=0;
endcase
end
endmodule
消零子模块:
程序代码如下:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYxiaolingIS
PORT(B:
INSTD_LOGIC_VECTOR(3DOWNTO0);
S:
INSTD_LOGIC_VECTOR(3DOWNTO0);
G:
INSTD_LOGIC_VECTOR(3DOWNTO0);
BOUT:
OUTSTD_LOGIC_VECTOR(3DOWNTO0);
SOUT:
OUTSTD_LOGIC_VECTOR(3DOWNTO0);
GOUT:
OUTSTD_LOGIC_VECTOR(3DOWNTO0));
ENDxiaoling;
ARCHITECTUREbehaveOFxiaolingIS
BEGIN
PROCESS(B,S,G)
BEGIN
IF(B="0000")THEN
IF(S="0000")THEN
IF(G="0000")THEN
BOUT<="1010";
SOUT<="1010";
GOUT<="1010";
ELSE
BOUT<="1010";
SOUT<="1010";
GOUT<=G;
ENDIF;
ELSE
BOUT<="1010";
SOUT<=S;
GOUT<=G;
ENDIF;
ELSE
BOUT<=B;
SOUT<=S;
GOUT<=G;
ENDIF;
ENDPROCESS;
ENDbehave;
符号位数码管显示子模块:
程序代码如下:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYfh_ledIS
PORT(fh:
INSTD_LOGIC_VECTOR(3DOWNTO0);
fh_show:
OUTSTD_LOGIC_VECTOR(6DOWNTO0));
ENDfh_led;
ARCHITECTUREbehaveOFfh_ledIS
BEGIN
PROCESS(fh)
BEGIN
CASEfhIS
WHEN"0000"=>fh_show<="1111111";
WHEN"0001"=>fh_show<="0111111";
WHENOTHERS=>fh_show<="0000000";
ENDCASE;
ENDPROCESS;
ENDbehave;
数字位数码管显示子模块:
程序代码如下:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYshuzi_ledIS
PORT(shuzi:
INSTD_LOGIC_VECTOR(3DOWNTO0);
shuzi_show:
OUTSTD_LOGIC_VECTOR(6DOWNTO0));
ENDshuzi_led;
ARCHITECTUREbehaveOFshuzi_ledIS
BEGIN
PROCESS(shuzi)
BEGIN
CASEshuziIS
WHEN"0000"=>shuzi_show<="1000000";
WHEN"0001"=>shuzi_show<="1111001";
WHEN"0010"=>shuzi_show<="0100100";
WHEN"0011"=>shuzi_show<="0110000";
WHEN"0100"=>shuzi_show<="0011001";
WHEN"0101"=>shuzi_show<="0010010";
WHEN"0110"=>shuzi_show<="0000010";
WHEN"0111"=>shuzi_show<="1011000";
WHEN"1000"=>shuzi_show<="0000000";
WHEN"1001"=>shuzi_show<="0010000";
WHENOTHERS=>shuzi_show<="1111111";
ENDCASE;
ENDPROCESS;
ENDbehave;
灭点子模块:
4.整体仿真
仿真整体波形如下:
以输入被乘数-9,乘数12,输出乘积-108为例:
- 配套讲稿:
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- EDA 课程设计 报告 整数 乘法器 设计
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