51单片机考试常见试题综合题.docx
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51单片机考试常见试题综合题
六、综合题
1.现有8031单片机、74LS373锁存器、1片2764EPROM和2片6116RAM,请使用他们组成一个单片机系统,要求:
〔1〕画出硬件电路连线图,并标注主要引脚;
〔2〕指出该应用系统程序存储器空间和数据存储器空间各自的地址范围。
解:
〔1〕电路图如下所示:
〔2〕2764的地址为C000H-DFFFH;
第一个6116的地址为A000H-A7FFH;
第二个6116的地址为6000H-67FFH;
事实上,由于采用的是线选法,导致了地址不连续,地址空间利用不充分。
建议在实际工作中要具体情况具体分析。
在两种地址分配中选一种较好的来应用。
2.使用89C51芯片外扩一片E2PROM2864,要求2864兼作程序存储器和数据存储器,且首地址为8000H。
要求:
〔1〕确定2864芯片的末地址;
〔2〕画出2864片选端的地址译码电路;
〔3〕画出该应用系统的硬件连接图。
解:
〔1〕2864为8KB的存储器,如果首地址为8000H,那么其末地址为9FFFH,理由参考第12题;
〔2〕电路图如下所示:
〔3〕电路图如下所示:
3
TXD
RXD
8031
主机
TXDRXD
00H
TXDRXD
01H
TXDRXD
02H
TXDRXD
03H
从机从机从机从机
答:
主机发送数据过程如下:
将从机00~03H的REN置1,SM2=1,并使它们工作在串行口工作方式2或3。
由主机向4个从机发出一帧地址址信息02H,第9位为1。
从机接到信息后均发生中断,执行中断效劳程序,将02H与自身地址做比拟。
假设相同,那么清SM2=0,假设不同那么SM2不变仍为1。
主机发送一帧数据信息,第9位为0,从机接到信息后,只有SM2=0的从机发生中断,将数据信息收取,其余SM2=1的从机不放出中断,信息丧失,从而实现主机向02H从机发送一个字节数据的功能。
4.请答复:
(1).以下图中外部扩展的程序存储器和数据存储器容量各是多少?
(2).两片存储器芯片的地址范围分别是多少?
(地址线未用到的位填1)
(3).请编写程序,要求:
〔B〕将2#6264的前4个单元的内容送入40H~43中;
PSEN
CE
WR
P2.7
P2.6
P2.5
P2.4
P2.0
│
8031
D0-D7
OE
D0-D7
OE
2764
CE
A8-A12
A0-A7
OE
74LS373
Q0
Q7
D0
D7
│
│
G
ALE
P0.7
P0.0
│
8
8
8
8
8
5
5
5
8
8
+5V
WR
2#6264
CS
CE
A8-A12
A0-A7
+5V
WR
CS
A8-A12
A0-A7
OE
OE
1#6264
RD
5
8
●
●
●
●
●
●
●
●
●
解:
(1).外扩程序存储器的容量是8K,外扩数据存储器的容量是16K
(2).2764范围:
C000H~DFFFH
1#范围:
A000H~BFFFH
2#范围:
6000H~7FFFH
(3).请编写程序
〔A〕MOVR1,#10H
MOVDPTR,@0A000H
MOVR0,#30H
LOOP:
MOVA,@Ro
MOVX@DPTR,A
INCDPTR
INCR0
DINER1,LOOP
RET
(B)MOVR1,#04H
MOVDPTR,#6000H
MOVR0,#40H
LOOP:
MOVXA,@DPTR
MOV@R0,A
INCDPTR
INCR0
DTNZR1,LOOP
RET
解:
原理电路如下图
程序如下:
INT:
PUSHPSW
PUSH A
JNBP1.0,IR0;扫描中断请求
JNBP1.1,IR1
JNBP1.2,IR2
JNBP1.3,IR3
INTIR:
POP A ;返回
POP PSW
IR0:
中断效劳子程序:
中断效劳
AJMPINTIR
IR1:
中断效劳子程序
AJMPINTIR
IR2:
中断效劳子程序
AJMPINTIR
IR3:
中断效劳子程序
AJMPINTIP
6.结合原理图,简述行列式扫描键盘的工作原理。
答:
扫描键盘工作原理
首先X0~X3,始终接高电平,Y0~Y3给低电平,扫描P1.0~P1.3假设全为高电平,那么没有键按下,假设有低电平,那么有键按下。
接着Y0输出低电平,Y1~Y3输出高平,扫描P1.0~P1.3,假设全为高电平,那么没有键按下,假设有低电平,那么找出相位,得到所按的键。
再Y1输出低电平,Y0,Y2,Y3输出高电平,重复第2步骤作.
再Y2输出低电平,Y0,Y1,Y3输出高电平扫描
再Y3输出低电平,Y0,Y1,Y2输出高电平扫描
根据据以上扫描,确定以上各键是否按下。
7.MCS-51单片机外扩展一片8255,画出系统电路原理图,写出地址分布。
8255A可以直接与MCS-51单片机进行接口,其连接图如下图。
8255A的A0、A1分别接地址总线的A0、A1,片选端
接P2.7口,因此8255APA口地址为7FFCH、PB口地址为7FFDH、PC口地址为7FFEH、控制口地址为7FFFH。
ORG2000H
MAIN:
MOVP1,#0CH;A线放行、B线禁止
MOVR7,#19H;延时秒数
MAIN1:
LCALLDELAY;1秒延时子程序
DJNZR7,MAIN1
MOVP1,#0AH;A线警告、B线禁止
MOVR7,#05H;延时秒数
MAIN2:
LCALLDELAY;1秒延时子程序
DJNZR7,MAIN2
MOVP1,#21H;A线禁止、B线放行
MOVR7,#19H;延时秒数
MAIN3:
LCALLDELAY;1秒延时子程序
DJNZR7,MAIN3
MOVP1,#11H;A线放行、B线警告
MOVR7,#05H;延时秒数
MAIN4:
LCALLDELAY;1秒延时子程序
DJNZR7,MAIN4
AJMPMAIN
1秒延时子程序:
ORG2100H
DEY1S:
MOVR1,#02H;
LOOP3:
MOVR2,#C8H;
LOOP2:
MOVR3,#FAH;
LOOP1:
NOP
NOP
NOP
DJNZR3,LOOP1
DJNZR2,LOOP2
DJNZR1,LOOP3
RET
9.假设外部程序存储器已扩展〔未画出〕,请编写程序,要求:
〔1〕将30H~3FH中的内容送入62641#的前16个单元中;
〔2〕将62642#的前32个单元的内容送入40H~5FH中;
解:
〔1〕.外部扩展的数据存储器为3片8K的RAM帮外扩容量为24中
(2).A15A!
4A13地址范围
0116000H~7FFFH
101A000H~BFFFH
(3).〔1〕程序如下:
ORG0000H
RESET:
AJMPMAIN;复位,转主程序
ORG0100H
MAIN:
MOVDPL,#ooH;初始化DPTR
MOVDPH,#60H
MOVR0,#30H.;初始化R0
LOOP:
MOVA,@R0
MOVX@DPTR,A
INCR0
INCDPTR
CJNER0,#40H,Loop
NOP
RET
(2)程序如下:
ORG0000H
RESET:
AJMPMAIN;转主程序
ORG0100H
MAIN:
MOVDPL#00H;初始化DPTR
MOVDPH,#0A0H
MOVR0,#40H;初始化R0
Loop2:
movxA,@DPTR
Mov@Ro,A
INCDPTR
INCRo
CJNERo,#60H,Loop2
NOP
RET
10.
(键盘为1行四列,p1.7为输出,p1.0p1.1p1.2p1.3为输入,键值放在20H单元)
解:
编写程序
ORG0000H
MOV20h,#00H
WAIT:
ACALLKEYINPUT
AJMPWAIT
KEYINPUT:
JNBP1.0,KEY_0
JNBP1.1,KEY_1
JNBP1.2,KEY_2
JNBP1.3,KEY_3
RET
KEY_0:
ACALLDELAY
JNBP1.0,GET_KEY_0
MOV20H,#00H
RET
GET_KEY_0:
MOV20H,#30H
RET
KEY_1:
ACALLDELAY
JNBP1.1,GET_KEY_1
MOV20H,#00H
RET
GET_KEY_1:
MOV20H,#31H
RET
KEY_2:
ACALLDELAY
JNBP1.2,GET_KEY_2
MOV20H,#00H
RET
GET_KEY_2:
MOV20H,#32H
RET
KEY_3:
ACALLDELAY
JNBP1.0,GET_KEY_3
MOV20H,#00H
RET
GET_KEY_3:
MOV20H,#33H
RET
DELAY:
MOVR0,#0FFH;
DELAY2:
MOVR1,#22H
DELAY1:
DJNZR1,DELAY1
DJNZR0,DELAY2
RET
END
10.答复以下问题并写出简要分析过程。
图1(a)所示为某微机中存储器的地址空间分布图。
图1(b)为存储器的地址译码电路,为使地址译码电路按图1(a)所示的要求进行正确寻址〔设CPU的地址线为16条〕,要求画出:
〔并简要分析〕
〔注:
74LS139是2-4译码器,A为低端,B为高端,使能端G接地表示译码器处于正常译码状态〕。
ROM1
ROM2
空
RAM1
RAM2
存储器
地址
0000H
4000H
8000H
C000H
E000H
FFFFH
图1(a)地址空间
图1(b)地址译码电路
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
Y0
Y1
Y2
Y3
G
B
A
A组
跨接端子
B组
跨接端子
74LS139
芯片选择
ROM2
ROM1
RAM2
RAM1
A15
A12
A13
A14
答:
连线局部:
A组跨接端子与B组跨接端子的各自连接如图1(b)所示。
图1(b)地址译码电路
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
Y0
Y1
Y2
Y3
G
B
A
A组
跨接端子
B组
跨接端子
74LS139
芯片选择
ROM2
ROM1
RAM2
RAM1
A15
A12
A13
A14
简答局部:
如果图连线错误,那么需对简答酌情扣分,然后再视简答的逻辑性酌情给分。
在连对的根底上,只要分析出连线的逻辑关系或各芯片的地址范围或连线逻辑均给分。
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