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与非门版图设计
目录
1绪论2
1.1设计背景2
1.2设计目标2
2与门电路设计3
2.1电路原理3
2.2电路结构3
2.3与门电路仿真波形4
2.4与门电路的版图绘制及DRC验证5
2.5与门电路版图仿真6
2.6LVS检查匹配6
总结8
参考文献9
附录一版图网表:
10
附录二电路图网表12
1绪论
1.1设计背景
Tanner集成电路设计软件是由TannerResearch公司开发的基于Windows平台的用于集成电路设计的工具软件。
该软件功能十分强大,易学易用,包括S-Edit,T-Spice,W-Edit,L-Edit与LVS,从电路设计、分析模拟到电路布局一应俱全。
其中的L-Edit版图编辑器在国内应用广泛,具有很高知名度。
L-EditPro是TannerEDA软件公司所出品的一个IC设计和验证的高性能软件系统模块,具有高效率,交互式等特点,强大而且完善的功能包括从IC设计到输出,以及最后的加工服务,完全可以媲美百万美元级的IC设计软件。
L-EditPro包含IC设计编辑器(LayoutEditor)、自动布线系统(StandardCellPlace&Route)、线上设计规则检查器(DRC)、组件特性提取器(DeviceExtractor)、设计布局与电路netlist的比较器(LVS)、CMOSLibrary、MarcoLibrary,这些模块组成了一个完整的IC设计与验证解决方案。
L-EditPro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。
1.2设计目标
1.用MOS场效应管实现二输入与门电路。
2.用tanner软件中的原理图编辑器S-Edit编辑反相器电路原理图。
3.用tanner软件中的W-Edit对反相器电路进行仿真,并观察波形。
4.用tanner软件中的L-Edit绘制反相器版图,并进行DRC验证。
5.用W-Edit对反相器的版图电路进行仿真并观察波形。
6.用tanner软件中的layout-Edit对反相器进行LVS检验观察原理图与版图的匹配程度。
2与门电路设计
2.1电路原理
该电路是与门逻辑,实现Y=AB,其真值表如下表2.1:
表2.1与门真值表
A
B
Y
0
0
0
0
1
0
1
0
0
1
1
1
2.2电路结构
用CMOS实现反相器电路,PMOS和NMOS管进行全互补连接方式,栅极相连作为输入,电路上面是两个PMOS并联,PMOS的漏极与下面NMOS的漏极相连作为输出,POMS管的源极和衬底相连接高电平,NMOS管的源极与衬底相连接低电平;原理图如图2.1
图2.1电路原理图
结构说明:
在该电路图中,前一级为一个正常的输出电路,后一级为一个反相器,对前一级的输出取反。
当A,B输入低电平时,下面两个NMOS截止,上面两个PMOS导通,输出为1,经反相器取反后,输出为0;当A,B输入为0,1时,与地相连的NMOS导通,与A相连的PMOS导通,此时输出仍为1,取反后输出为0;当A,B输入为1,0时,与A相连的NMOS导通,与B相连的PMOS导通,此时输出为1,取反后为0;只有当A,B输入均为1,1时,下面两个NMOS同时导通,输出为0,经反相器取反后,输出为1。
2.3与门电路仿真波形
进入T-spice软件,点击File,将电路图生成的网表添加到选项栏中,然后点击运行,波形图便会出现。
为了便于观察,点击工具栏中的chart,让输入,输出在不同的坐标轴下体现。
给与门的输入加激励,高电平为Vdd=5V,低电平为Gnd,并添加输入输出延迟时间,进行仿真,并输出波形;波形图如下图2.2:
图2.2与门电路仿真波形
2.4与门电路的版图绘制及DRC验证
用L-Edit版图绘制软件对与门电路进行版图绘制。
首先要进行一些参数的设置,设置完成后点击左侧的工具栏可以对应画出相应的结构。
本设计中主要是绘制有源区avtive,栅极A,B,Nselect和Pselect,接触孔contact以及metal1和输出Y,电源Vdd和地Gnd,根据设计规则,可以画出版图。
版图画好后,点击DRC,检查电路版图是否正确,然后生成网表。
其版图如下图2.3所示
图2.3与门电路版图
图2.4DRC检查
2.5与门电路版图仿真
同与非门原理图仿真相同,添加激励、电源和地,同时观察输入输出波形;波形如下图2.5
图2.5与门电路版图波形图
与非门电路的版图仿真波形与原理图的仿真输出波形基本一致,并且符合输入输出的逻辑关系,电路的设计正确无误;
2.6LVS检查匹配
用layout-Edit对电路进行LVS检查验证,首先添加输入输出文件,点击File,选择要查看的输出,单击运行,会出现Verification对话框,观察输出结果检查电路原理图与版图的匹配程度;若出现Circuitsareequal,则说明电路图与版图是互相匹配的,输出结果如下图2.6所示:
图2.6与门电路LVS检查匹配图
由以上可得出结论:
电路图与版图是互相匹配的。
总结
经过两周的学习和调试,终于完成了本次课程设计,通过这次课程设计,我对版图工艺有了进一步的了解。
再借助典型器件特性的探讨,tanner软件模拟电路的原理图绘制,熟悉了tanner软件在此方面的应用,而且最重要的是增强了我对学习的信心。
这两周的设计让我明白,纸上得来终觉浅,觉知此事要躬行的道理。
设计过程中,我遇到一个难题,就是电路与版图不匹配,版图是经过DRC验证无误的,电路也是出了波形的,可是就是对不上。
经过仔细的检查,我发现问题出在版图上,DRC只是检验尺寸的合理性,它与电路图没有必然联系,而且我的输入输出接反了,导致我LVS检查不过关,修改后,终于匹配了。
我们在书本上所学得理论知识只是给实践做指导,理论必须应用于实践。
综合运用所学的知识完成了设计任务,使我更进一步熟悉了专业知识,并深入掌握仿真方法和工具、同时为毕业设计打下基础。
这次课设培养了综合运用所学知识的能力,独立分析和解决工程技术问题的能力;培养了在理论计算、制图、运用标准和规范、查阅设计手册与资料以及应用工具等方面的能力,逐步树立正确的设计思想。
同时我要感谢我的指导老师张老师以及热心帮助我的同学们。
参考文献
[1]钟文耀,郑美珠.CMOS电路模拟与设计—基于Hspice.全华科技图书股份有限公司印行,2006.
[2]刘刚等著.微电子器件与IC设计基础.第二版.科学出版社,2009.
附录一:
版图网表:
*CircuitExtractedbyTannerResearch'sL-EditVersion9.00/ExtractVersion9.00;
*TDBFile:
I:
\YANG\Layoutyang1.tdb
*Cell:
Cell0Version1.57
*ExtractDefinitionFile:
..\tanner\LEdit90\Samples\SPR\example1\lights.ext
*ExtractDateandTime:
07/06/2013-13:
35
*Warning:
LayerswithUnassignedAREACapacitance.
*
*
*
*
*
*
*Warning:
LayerswithUnassignedFRINGECapacitance.
*
*
*
*
*
*
*
*
*Warning:
LayerswithZeroResistance.
*
*
*
*
*NODENAMEALIASES
*1=Y(183,27.5)
*2=Vdd(17,70)
*3=Gnd(9,-14)
*6=B(23,8)
*7=A(37.5,7.5)
M81422PMOSL=12uW=11.5u
M71433NMOSL=12uW=10u
M52742PMOSL=3uW=10u
M44622PMOSL=3uW=10u
M34753NMOSL=3uW=10.5u
M25633NMOSL=3uW=10.5u
*TotalNodes:
7
*TotalElements:
6
*TotalNumberofShortedElementsnotwrittentotheSPICEfile:
2
*ExtractElapsedTime:
0seconds
.END
附录二:
电路图网表
*SPICEnetlistwrittenbyS-EditWin327.03
*WrittenonJul6,2013at13:
26:
36
*Waveformprobingcommands
.probe
.optionsprobefilename="Fileyang0.dat"
+probesdbfile="I:
\YANG\Fileyang0.sdb"
+probetopmodule="Module0"
*Maincircuit:
Module0
M1N9AN2GndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M2N2BGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M3YN9GndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M4N9AVddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M5N9BVddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
M6YN9VddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u
*Endofmaincircuit:
Module0
- 配套讲稿:
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