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课程设计
课程设计说明书
目录
1、课程设计目的……………………………………………3
2、课程设计内容和要求…………………………………3
2.1、设计内容………………………………………………………3
2.2、设计要求………………………………………………………3
3、 设计方案及实现情况…………………………………3
3.1、设计思路………………………………………………………3
3.2、工作原理及框图………………………………………………3
3.3、各模块功能描述………………………………………………6
3.4、仿真结果………………………………………………………8
3.5、实验箱验证情况………………………………………………8
4、课程设计总结…………………………………………11
5、参考文献………………………………………………11
1、课程设计目的
(1)学习操作数字电路的设计实验开发系统掌握米字管的工作原理及应用。
(2)掌握组合逻辑电路、时序逻辑电路的设计方法。
(3)学习掌握可编程逻辑器件设计的全过程。
1、课程设计内容和要求
2.1、设计内容
(1)学习掌握拨码开关控制模块、米字管的工作原理及应用;
(2)熟练掌握VHDL编程语言,编写拨码开关控制模块的控制逻辑;
2.2、设计要求
(1)仿真所编写的程序,模拟验证所编写的模块的功能;
(2)下载程序到芯片中,硬件验证所设置的功能,能够实现十进制数字的显示;
(3)整理设计内容,便携设计说明书。
3、 设计方案及实现情况
3.1、设计思路
通过设置四个拨码开关控制米字管的十七个管脚,进而显示模块与输入输出的联系,从而实现了整个系统的控制,实现了对米字管十进制的控制。
3.2、工作原理及框图
(1)米字馆
米字管的实物图
米字管由A1,A2,B,C,D1,D2,E,F,G1,G2,H,J,K,L,M,N,DP17个管脚组成从0-F的16进制数,各控制数据如下:
0--00000000011111111
1--00000000000001100
2--00001000101110111
3--00001000100111111
-010*********
5--00001100110111011
6--00001000111111011
7--00000000000001111
8--00001000111111111
9--00001000110111111
A--00101100000001100
b--00001000111111000
C--00000000011110011
d--00001000101111100
E--00001000111110011
F--00001000111000011
dpprnmkjhgfed2d1cba2a1
(2)框图
显示
十进制数字
控制
拨码开关
——————>
图1控制拨码开关显示十进制的框图
利用keyin[3..0]控制四个拨码开关的高低电平,从而实现十进制的显示,RST用来复位信号,加一个时钟信号和一个输出信号Y[17..0],就可以实现应用拨码开关米字管控制十进制显示。
3.3、各模块功能描述
本设计的题目主要就是利用拨码开关控制十进制显示,利用VHDL编写一个主程序如下:
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_arith.all;
useieee.std_logic_unsigned.all;
entitybomais
port
(clk:
instd_logic;
rst:
instd_logic;
keyin:
instd_logic_vector(3downto0);
y:
outstd_logic_vector(16downto0)
);
endboma;
architecturebehavionalofbomais
begin
process(clk,rst)
begin
ifrst='0'then
y<="00000000011111111";
elsif(clk'eventandclk='1')then
ifkeyin="0000"then
y<="00000000011111111";
elsifkeyin="0001"then
y<="00000000000001100";
elsifkeyin="0010"then
y<="00001000101110111";
elsifkeyin="0011"then
y<="00001000100111111";
elsifkeyin="0100"then
y<="01001010110000000";
elsifkeyin="0101"then
y<="00001000110111011";
elsifkeyin="0110"then
y<="00001000111111011";
elsifkeyin="0111"then
y<="00000000000001111";
elsifkeyin="1000"then
y<="00001000111111111";
elsifkeyin="1001"then
y<="00001000110111111";
elsifkeyin="1010"then
y<="01000010011011110";
elsifkeyin="1011"then
y<="00000000011001100";
elsifkeyin="1100"then
y<="01001000011010110";
elsifkeyin="1101"then
y<="00001000011011110";
elsifkeyin="1110"then
y<="00001010011001100";
elsifkeyin="1111"then
y<="00001010011011010";
endif;
endif;
endprocess;
endbehavional;
3.3、仿真结果
仿真结果与上程序中一样,可以认为编程的结果是正确,然后就是要利用试验箱进行搭连电路了,进一步验证此设计的正确性。
3.4、实验箱验证情况
图2连线整体图
图三显示0的结果
图四显示数字十一的结果
图五显示15的结果
4、课程设计总结
4.1、对本次设计的认识
刚把这个任务书发下来,我认为这个课程设计很简单,也没太注意,直到做的时候才发现,一个简单的问题不用心去做,就会变成一个真正的问题,这是我做这次课程设计的最大认识,以后无论做什么,都要认真对待。
本次的课程设计使我对VHDL语言有了更加深刻的认识。
以前学习的时候就感觉VHDL没啥用途,现在发现其实用途还挺大的,尤其是学习软硬件相结合的科目。
通过这次课程设计使我懂得了动手能力是很重要的,只有理论知识与实践相结合起来,从而提高自己的实际动手能力和独立思考的能力。
感谢老师及学长的认真辅导,使得这次课设能够顺利完成。
5、参考文献
1.侯伯亨,顾新.VHDL硬件描述语言与数字逻辑电路设计.西安:
西安电子科技大学出版社,1999
2.求是科技.CPLD/FPGA应用开发技术与工程实践.北京:
人民邮电出版社,2005
3.罗苑棠.CPLD/FPGA常用模块与综合系统设计实例精讲.北京:
电子工业出版社,2007
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