数字电路及逻辑实验指导.docx

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数字电路及逻辑实验指导

数字电路及逻辑实验讲稿

2011年3月3日

概述

《数字电路及逻辑》实验采用由Altera公司的CycloneIII系列的EP3C16Q240C8NFPGA器件组成的CH-4实验平台。

采用该系统和软件QuartusII进行设计，可极大地提高数字电路的设计效率。

1．1传统的电路设计方法：

1、纸上设计电路图。

2、在实验板上焊接元件。

3、利用万用表、示波器等检测设备对电路进行测试。

4、修改方案、修改图纸、重新焊接元件和测试，直到正确为止。

5、制作电路板，再经测试确定后，投入生产。

从上述过程来看，麻烦、不易修改、设计效率低。

1．2EDA设计技术

现代电子设计技术的核心是EDA（ElectronicDesignAutomation电子设计自动化）技术。

EDA技术就是依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL（HardwareDescriptionLanguage）为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑简化、逻辑综合、逻辑优化及逻辑仿真，直至实现既定的电子线路系统功能。

我们使用的工具软件是Max+plusII软件，该软件可实现如下功能：

1、设计输入（图形输入、文本输入、波形输入）。

2、功能编辑。

3、功能模拟（功能仿真）。

4、平面规划。

5、时序模拟（时序仿真）。

6、晶片规划。

1、3图形输入及实验的步骤

1、点击桌面图标QuartusII9.1或开始菜单程序的QuartusII9.1程序项。

2、设备选择：

CH-4实验平台使用的是Altera公司的CycloneIII系列的EP3C16Q240C8NFPGA器件，选择即可。

3、电路输入（图形方式）

（1）新建工程：

File>Project>Name>输入工程名>ok。

（2）新建文件：

File>New>选择GraphicEditorFile>ok。

（3）保存文件名：

File>SaveAs>ok,出现图形编辑画面。

（4）电路输入：

右击Block1.bdf空白处，选择“Insert”->symbol弹出symbol对话框，选择相应元件符号。

（5）电路连接：

使用窗口左侧的绘图工具连接电路。

（6）管角命名：

鼠标移动到管角名称处>点击鼠标右键>Editpinname>输入管角名>ok。

（7）存储检查：

Processing>StartCompilation。

如果有错，按4、5、6步修改。

4、工程设计。

5、编译设计文件。

6、仿真设计文件。

7、编程下载设计文件：

在CH-4数字实验平台上验证电路功能。

实验一一位半加器的设计

一、实验内容

将两个一位二进制变量a、b相加，输出本位和s及进位c的逻辑电路。

二、设计方法

利用真值表法，写出最简与或逻辑表达式

输入变量

ab

输出变量

sc

10

11

20

11

10

20

10

01

s=a’b+ab’=a⊕bc=ab

逻辑符号名：

xor---异或门;and2---两输入与门。

三、实验步骤

1、设计输入

在桌面上用鼠标左键双击

图标，进入QuartusII9.1

2、建立新工程

方法1：

在GettingStartedWithQuartusIISoftware窗体中鼠标左键单击GreateaNewProject按钮。

方法2：

在QuartusII下选择File→NewProjectWizard…

进入NewProjectWizard引导界面，提示工程向导可完成创建一个新工程和对其进行初步的设置，包括：

工程名和路径；顶层设计实体名；工程文件和库；目标器件家族和器件；EDA工具设置等

进入NewProjectWizard引导界面，鼠标左键单击Next>，提示输入工程工作路径、工程名、顶层设计实体名。

按Next>,如果没有建立工程工作路径，提示用户按”是（Y）”按钮创建D:

\test\Fadd路径。

工程工作路径创建后，提示用户添加设计文件，也可以以后添加，点击Next>选择使用的FPGA或CPLD器件，CH-4实验平台使用的是Altera公司的CycloneIII系列的EP3C16Q240C8NFPGA器件，选择即可。

点击Next>进入界面，提示选择第三方的EDA工具，如ModelSim、SynplifyPro等。

这里不选，采用QuartusII进行综合、仿真。

按Next>进入界面，显示设计摘要，点击Finish完成新工程建立。

3、添加新文件：

方法一：

用Verilog文件实现

建立工程后，在QuartusII9.1中选择File->new.选择VerilogHDLFile按OK.

将出现文本编辑界面verilog1.v，输入VerilogHDL源程序，选择File->save并将其保存为：

Fadd.v。

一位半加器的VerilogHDL源程序Fadd.v如下

moduleFadd（a,b,s,c）;//端口变量声明

inputa,b;//端口I/O定义

outputs,c;

wirea,b,s,c;

assigns=!

a&&b||a&&!

b;//变量赋值

assignc=a&&b;

endmodule

方法二：

图形法输入设计

建立工程后，在QuartusII9.1中选择File->new.选择BlockDiagram/SchematicFile按OK.

将出现图形编辑界面Block1.bdf，按一位半加器电路原理图输入。

右击Block1.bdf空白处，选择“Insert”->symbol弹出symbol对话框，选择相应元件符号。

Input元件在：

Primitives->pin->pin->选择input放置在Block1.bdf即可。

output元件在：

Primitives->pin->pin->选择output放置在Block1.bdf即可

xor元件在：

Primitives->logic->选择xor放置在Block1.bdf即可

and2元件在：

Primitives->logic->选择and2放置在Block1.bdf即可

点击pin_name为元件改名。

选择File->save并将其保存为：

Fadd.bdf。

4、工程配置：

配置不用器件管脚：

选择Assignments->Device，选择Deviceandoptions…出现界面。

选择UnusedPins标签，将Reserveallunusedpins:

设置为Asinputtri-stated，设置完按“确定”即可。

5、编译设计文件

执行QuartusII主窗口“Processing”菜单的“startcompile”命令，或是直接用鼠标单击“开始编译”

快捷按键进行编译。

编译过程包括分析与综合、适配、编程和时序分析4个环节。

6、仿真设计文件

仿真一般需要经过建立波形文件、输入信号节点、设置波形参量、编辑输入信号、波形文件存盘、运行仿真器和分析仿真波形等过程。

1）建立仿真文件：

执行QuartusII主窗口“File”菜单的“new”命令，在弹出编辑文本类型对话框选择VectorWaveformFile按OK.进入QuartusII波形编辑方式。

接下来选择File->save将其保存为：

Fadd.vwf.

2）输入信号节点

在波形编辑方式下，执行”Edit”菜单下的“InsertNodeorBus..”命令，或右击空白区域选择：

Insert->InsertNodeorBus…。

将进入InsertNodeorBus界面点击NodeFinder...。

进入NodeFinder界面，选择Customize..选项，设置Filter:

为pins：

all,OK即可。

再单击List选项卡在nodesFoun（节点建立）框中将列出该设计工程的全部信号节点，若在仿真中需要观察全部信号波形，则单击

按钮;若在仿真中需要观察部分信号的波形，则首先用鼠标左键将信号名点黑选中，然后单击窗口中间的“>”按钮，选中的信号即进入到窗口右边的selectedNodes（被选择的节点）框中。

结点被选择完毕后按OK回到InsertNodeorBus界面按OK即可。

3）编辑输入信号

根据一位半加器的真值表为输入信号a，b建立测试电平。

下面对输入管脚进行配置数据，对a输入数据，选择一段区域右击选择Value->arbitraryvalue，选择二进制Binary类型，输入数据1按OK，选是，此时将出显a的那段区域值为1，然后分别对其它区域及管脚的值进行设置。

编辑波形如下：

4）运行仿真器

下面进行仿真设置：

选择Processing->simulatorTool选择simulationmode：

选择Functional功能仿真，再选择“GenerateFunctionalSimuationNetlist”选项，接下面单击“Start”按钮，将出显simulatorwassuccessful确定。

接下来选择Processing->startsimulation或

进行仿真，仿真结束点击report将出现如下仿真波形：

7、编程下载设计文件

引脚锁定：

确定一位半加器的输入/输出口与目标芯片引脚的连接关系。

表7-1一位半加器与目标芯片引脚的连接关系表

端口名称

信号名称

片引脚

a

SW0

92

b

SW1

91

s

LED0

43

c

LED1

41

选择：

Assignments->AssignmentEditor，单击new选择管脚，配置完后。

赋值编辑操作结束后，存盘并再次编译，完成设计电路的引脚锁定，并将引脚信息编入程下载文件Fadd.sof中。

8、下载设计文件

在QuartusII软件界面上执行TOOL->programmer或用鼠标左键直接单击

命令按钮，，将弹出设置编程方式窗口。

在此窗口首先选择“Hardwaresetup”（硬件设置）按钮，选择usb-blaster编程方式，勾选program/configure。

完成上述操作后，执行“Processing”的“Start”命令，或者用鼠标左键直接单击“start”按钮，实现设计电路到目标芯片的编程下载。

实验二表决电路的设计

一、实验内容

试设计三人表决系统，当a、b、c三人中多数人同意（同意为“1”）时，系统输出

f=1，否则f=0。

二、设计方法

建立真植表，利用公式法或卡诺图法写出最简与或逻辑表达式

输入变量

abc

输出变量

f

000

001

010

011

100

101

110

111

0

0

0

1

0

1

1

1

f（a,b,c）=Σm（3,5,6,7）=bc+ac+ab

逻辑符号名：

and2---两输入与门;or3---三输入或门。

三、实验步骤

1、设计输入

在桌面上用鼠标左键双击

图标，进入QuartusII9.1

2、建立新工程

方法1：

在GettingStartedWithQuartusIISoftware窗体中鼠标左键单击GreateaNewProject按钮。

方法2：

在QuartusII下选择File→NewProjectWizard…

进入NewProjectWizard引导界面，提示工程向导可完成创建一个新工程和对其进行初步的设置，包括：

工程名和路径；顶层设计实体名；工程文件和库；目标器件家族和器件；EDA工具设置等

进入NewProjectWizard引导界面，鼠标左键单击Next>，提示输入工程工作路径、工程名、顶层设计实体名。

按Next>,如果没有建立工程工作路径，提示用户按”是（Y）”按钮创建D:

\test\Biaojue路径。

工程工作路径创建后，提示用户添加设计文件，也可以以后添加，点击Next>选择使用的FPGA或CPLD器件，CH-4实验平台使用的是Altera公司的CycloneIII系列的EP3C16Q240C8NFPGA器件，选择即可。

点击Next>进入界面，提示选择第三方的EDA工具，如ModelSim、SynplifyPro等。

这里不选，采用QuartusII进行综合、仿真。

按Next>进入界面，显示设计摘要，点击Finish完成新工程建立。

3、添加新文件：

方法一：

用Verilog文件实现

建立工程后，在QuartusII9.1中选择File->new.选择VerilogHDLFile按OK.

将出现文本编辑界面verilog1.v，输入VerilogHDL源程序，选择File->save并将其保存为：

Biaojue.v。

表决电路的VerilogHDL源程序Biaojue.v如下

moduleBiaojue（a,b,c,f）;

inputa,b,c;

outputf;

wirea,b,c,f;

assignf=b&&c||a&&c||a&&b;

endmodule

方法二：

图形法输入设计

建立工程后，在QuartusII9.1中选择File->new.选择BlockDiagram/SchematicFile按OK.

将出现图形编辑界面Block1.bdf，按一位半加器电路原理图输入。

右击Block1.bdf空白处，选择“Insert”->symbol弹出symbol对话框，选择相应元件符号。

点击pin_name为元件改名。

选择File->save并将其保存为：

Biaojue.bdf。

4、工程配置：

配置不用器件管脚：

选择Assignments->Device，选择Deviceandoptions…出现界面。

选择UnusedPins标签，将Reserveallunusedpins:

设置为Asinputtri-stated，设置完按“确定”即可。

5、编译设计文件

执行QuartusII主窗口“Processing”菜单的“startcompile”命令，或是直接用鼠标单击“开始编译”

快捷按键进行编译。

编译过程包括分析与综合、适配、编程和时序分析4个环节。

6、仿真设计文件

仿真一般需要经过建立波形文件、输入信号节点、设置波形参量、编辑输入信号、波形文件存盘、运行仿真器和分析仿真波形等过程。

1）建立仿真文件：

执行QuartusII主窗口“File”菜单的“new”命令，在弹出编辑文本类型对话框选择VectorWaveformFile按OK.进入QuartusII波形编辑方式。

接下来选择File->save将其保存为：

Biaojue.vwf.

2）输入信号节点

在波形编辑方式下，执行”Edit”菜单下的“InsertNodeorBus..”命令，或右击空白区域选择：

Insert->InsertNodeorBus…。

将进入InsertNodeorBus界面点击NodeFinder...。

进入NodeFinder界面，选择Customize..选项，设置Filter:

为pins：

all,OK即可。

再单击List选项卡在nodesFoun（节点建立）框中将列出该设计工程的全部信号节点，若在仿真中需要观察全部信号波形，则单击

按钮;若在仿真中需要观察部分信号的波形，则首先用鼠标左键将信号名点黑选中，然后单击窗口中间的“>”按钮，选中的信号即进入到窗口右边的selectedNodes（被选择的节点）框中。

结点被选择完毕后按OK回到InsertNodeorBus界面按OK即可。

3）编辑输入信号

根据表决电路的真值表为输入信号a，b，c建立测试电平。

下面对输入管脚进行配置数据，对a输入数据，选择一段区域右击选择Value->arbitraryvalue，选择二进制Binary类型，输入数据1按OK，选是，此时将出显a的那段区域值为1，然后分别对其它区域及管脚的值进行设置。

编辑波形如下：

4）运行仿真器

下面进行仿真设置：

选择Processing->simulatorTool选择simulationmode：

选择Functional功能仿真，再选择“GenerateFunctionalSimuationNetlist”选项，接下面单击“Start”按钮，将出显simulatorwassuccessful确定。

接下来选择Processing->startsimulation或

进行仿真，仿真结束点击report将出现如下仿真波形：

7、编程下载设计文件

引脚锁定：

确定表决电路的输入/输出口与目标芯片引脚的连接关系。

表7-1表决电路与目标芯片引脚的连接关系表

端口名称

信号名称

片引脚

a

SW0

92

b

SW1

91

c

SW2

90

f

LED0

43

选择：

Assignments->AssignmentEditor，单击new选择管脚，配置完后。

赋值编辑操作结束后，存盘并再次编译，完成设计电路的引脚锁定，并将引脚信息编入程下载文件Biaojue.sof中。

8、下载设计文件

在QuartusII软件界面上执行TOOL->programmer或用鼠标左键直接单击

命令按钮，，将弹出设置编程方式窗口。

在此窗口首先选择“Hardwaresetup”（硬件设置）按钮，选择usb-blaster编程方式，勾选program/configure。

完成上述操作后，执行“Processing”的“Start”命令，或者用鼠标左键直接单击“start”按钮，实现设计电路到目标芯片的编程下载。

实验三2:

4译码器的设计

一、概念

实现译码功能的组合逻辑电路称为译码器，它的输入是一组二进制代码，输出是一组高低电平信号。

每输入一组不同的代码，只有一个输出端呈现有效状态。

因此通常称为多一译码器。

（参考教材P201）

二、设计内容

试设计一个具有使能端的2:

4译码器，要求使能输入端g=0时，允许对输入的两位二进制代码进行译码，对应的输出端yi呈现低电平有效；当使能输入端g=1时，禁止对输入的两位二进制代码进行译码，译码器的输出y0、y1、y2、y3均呈现高电平。

三、设计方法

1、建立真值表，利用公式法或卡诺图法写出最简与或许逻辑表达式

使能控制

G

输入端

A1A0

输出端

Y3Y2Y1Y0

1

0

0

0

0

XX

10

11

20

11

1111

1110

1101

1011

0111

y0’=g’a1’a0’;y1’=g’a1’a0;y2’=g’a1a0’;y3’=g’a1a0;

y0=（g’a1’a0’）’;y1=（g’a1’a0）’;y2=（g’a1a0’）’;y3=（g’a1a0）’;

逻辑符号名：

nand3---三输入与非门;not---非门。

四、实验步骤

1、设计输入

在桌面上用鼠标左键双击

图标，进入QuartusII9.1

2、建立新工程

方法1：

在GettingStartedWithQuartusIISoftware窗体中鼠标左键单击GreateaNewProject按钮。

方法2：

在QuartusII下选择File→NewProjectWizard…

进入NewProjectWizard引导界面，提示工程向导可完成创建一个新工程和对其进行初步的设置，包括：

工程名和路径；顶层设计实体名；工程文件和库；目标器件家族和器件；EDA工具设置等

进入NewProjectWizard引导界面，鼠标左键单击Next>，提示输入工程工作路径、工程名、顶层设计实体名。

按Next>,如果没有建立工程工作路径，提示用户按”是（Y）”按钮创建D:

\test\decoder2_4路径。

工程工作路径创建后，提示用户添加设计文件，也可以以后添加，点击Next>选择使用的FPGA或CPLD器件，CH-4实验平台使用的是Altera公司的CycloneIII系列的EP3C16Q240C8NFPGA器件，选择即可。

点击Next>进入界面，提示选择第三方的EDA工具，如ModelSim、SynplifyPro等。

这里不选，采用QuartusII进行综合、仿真。

按Next>进入界面，显示设计摘要，点击Finish完成新工程建立。

3、添加新文件：

方法一：

用Verilog文件实现

建立工程后，在QuartusII9.1中选择File->new.选择VerilogHDLFile按OK.

将出现文本编辑界面verilog1.v，输入VerilogHDL源程序，选择File->save并将其保存为：

decoder2_4.v。

2:

4译码器的VerilogHDL源程序decoder2_4.v如下

moduledecoder2_4（g,a1,a0,y3,y2,y1,y0）;

inputa1,a0;

inputg;

outputy3,y2,y1,y0;

assigny0=（!

g&&!

a1&&!

a0）?

0:

1;//信号=条件？

表达式1：

表达式2；

assigny1=（!

g&&!

a1&&a0）?

0:

1;条件为真，取表达式1，反之取表达式2。

assigny2=（!

g&&a1&&!

a0）?

0:

1;

assigny3=（!

g&&a1&&a0）?

0:

1;

endmodule

方法二：

图形法输入设计

建立工程后，在QuartusII9.1中选择File->new.选择BlockDiagram/SchematicFile按OK.

将出现图形编辑界面Block1.bdf，按一位半加器电路原理图输入。

右击Block1.bdf空白处，选择“Insert”->symbol弹出symbol对话框，选择相应元件符号。

点击pin_name为元件改名。

选择File->save并将其保存为：

decoder2_4.bdf。

4、工程配置：

配置不用器件管脚：

选择Assignments->Device，选择Deviceandoptions…出现界面。

选择UnusedPins标签，将Reserveallunusedpins:

设置为Asinputtri-stated，设置完按“确定”即可。

5、编译设计文件

执行QuartusII主窗口“Processing”菜单的“startcompile”命令，或是直接用鼠标单击“开始编译”

快捷按键进行编译。

编译过程包括分析与综合、适配、编程和时序分析4个环节。

6、仿真设计文件

仿真一般需要经过建立波形文件、输入信号节点、设置波形参量、编辑输入信号、波形文件存盘、运行仿真器和分析仿真波形等过程。

1）建立仿真文件：

执行QuartusII主窗口“File”菜单的“new”命令，在弹出编辑文本类型对话框选择VectorWaveformFile按OK.进入Qu