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08年EDA复习题
07~08学年第二学期EDA复习题
一、单项选择题:
(20分)04
1.大规模可编程器件主要有FPGA、CPLD两类,下列对CPLD结构与工作原理的描述中,正确的是_______。
A.CPLD即是现场可编程逻辑器件的英文简称;
B.CPLD是基于查找表结构的可编程逻辑器件;
C.早期的CPLD是从GAL的结构扩展而来;
D.在Altera公司生产的器件中,FLEX10K系列属CPLD结构;
2.综合是EDA设计流程的关键步骤,综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;在下面对综合的描述中,_________是错误的。
A.综合就是将电路的高级语言转化成低级的,可与FPGA/CPLD的基本结构相映射的网表文件;
B.综合可理解为,将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射关系不是唯一的;
C.综合是纯软件的转换过程,与器件硬件结构无关;
D.为实现系统的速度、面积、性能的要求,需要对综合加以约束,称为综合约束。
3.IP核在EDA技术和开发中具有十分重要的地位,IP分软IP、固IP、硬IP;下列所描述的IP核中,对于硬IP的正确描述为__________。
A.提供用VHDL等硬件描述语言描述的功能块,但不涉及实现该功能块的具体电路;
B.提供设计的最总产品----掩膜;
C.以网表文件的形式提交用户,完成了综合的功能块;
D.都不是。
4.基于EDA软件的FPGA/CPLD设计流程为:
原理图/HDL文本输入→________→综合→适配→__________→编程下载→硬件测试。
①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定
A.③①B.①②C.④⑤D.④②
5.下面对利用原理图输入设计方法进行数字电路系统设计,那一种说法是不正确的______。
A.原理图输入设计方法直观便捷,但不适合完成较大规模的电路系统设计;
B.原理图输入设计方法无法对电路进行功能描述;
C.原理图输入设计方法一般是一种自底向上的设计方法;
D.原理图输入设计方法也可进行层次化设计。
6.在VHDL语言中,下列对进程(PROCESS)语句的语句结构及语法规则的描述中,正确的是_______。
A.PROCESS为一无限循环语句;敏感信号发生更新时启动进程,执行完成后,等待下一次进程启动。
B.敏感信号参数表中,应列出进程中使用的所有输入信号;
C.进程由说明部分、结构体部分、和敏感信号参数表三部分组成;
D.当前进程中声明的信号也可用于其他进程。
7.嵌套使用IF语句,其综合结果可实现________。
A.带优先级且条件相与的逻辑电路;
B.条件相或的逻辑电路;
C.三态控制电路;
D.双向控制电路。
8.电子系统设计优化,主要考虑提高资源利用率减少功耗----即面积优化,以及提高运行速度----即速度优化;指出下列那种方法不属于速度优化:
___________。
A.资源共享B.流水线设计
C.寄存器配平D.关键路径法
9.在一个VHDL设计中idata是一个信号,数据类型为integer,下面哪个赋值语句是不正确的________。
A.idata<=16#20#;
B.idata<=32;
C.idata<=16#A#E1;
D.idata<=B#1010#;
10.下列EDA软件中,哪一不具有时序仿真功能:
________。
A.Max+PlusII
B.QuartusII
C.ModelSimSO
Synplify
05.111大规模可编程器件主要有FPGA、CPLD两类,下列对CPLD结构与工作原理的描述中,正确的是_______。
A.CPLD是基于查找表结构的可编程逻辑器件;
B.CPLD即是现场可编程逻辑器件的英文简称;
C.早期的CPLD是从GAL的结构扩展而来;
D.在Xilinx公司生产的器件中,XC9500系列属CPLD结构;
12.综合是EDA设计流程的关键步骤,综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;在下面对综合的描述中,_________是正确的。
A.综合就是将电路的高级语言转化成低级的,可与FPGA/CPLD的基本结构相映射的网表文件;
B..综合是纯软件的转换过程,与器件硬件结构无关;
C.为实现系统的速度、面积、性能的要求,需要对综合加以约束,称为强制综合。
D.综合可理解为,将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射关系是唯一的;
13.IP核在EDA技术和开发中具有十分重要的地位,IP分软IP、固IP、硬IP;下列所描述的IP核中,对于硬IP的正确描述为__________。
A.提供用VHDL等硬件描述语言描述的功能块,但不涉及实现该功能块的具体电路;
E.提供设计的最总产品----模型库;
以网表文件的形式提交用户,完成了综合的功能块;
F.都不是。
10.基于EDA软件的FPGA/CPLD设计流程为:
原理图/HDL文本输入→________→综合→适配→__________→编程下载→硬件测试。
①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定
A.③①B.⑤②C.④⑤D.①②
11.下面对利用原理图输入设计方法进行数字电路系统设计,那一种说法是不正确的______。
A.原理图输入设计方法直观便捷,但不适合完成较大规模的电路系统设计;
B.原理图输入设计方法一般是一种自底向上的设计方法;
C.原理图输入设计方法无法对电路进行功能描述;
D.原理图输入设计方法也可进行层次化设计。
12.在VHDL语言中,下列对进程(PROCESS)语句的语句结构及语法规则的描述中,不正确的是_______。
A.PROCESS为一无限循环语句;敏感信号发生更新时启动进程,执行完成后,等待下一次进程启动。
B.敏感信号参数表中,不一定要列出进程中使用的所有输入信号;
C.进程由说明部分、结构体部分、和敏感信号三部分组成;
D.当前进程中声明的变量不可用于其他进程。
13.嵌套使用IF语句,其综合结果可实现________。
A.带优先级且条件相与的逻辑电路;
B.条件相或的逻辑电路;
C.三态控制电路;
D.双向控制电路。
14.电子系统设计优化,主要考虑提高资源利用率减少功耗----即面积优化,以及提高运行速度----即速度优化;指出下列那种方法不属于速度优化:
___________。
A.流水线设计B.串行化
D.关键路径法D.寄存器配平
15.在一个VHDL设计中idata是一个信号,数据类型为integer,数据范围0to127,下面哪个赋值语句是正确的________。
A.idata:
=32;
B.idata<=16#A0#;
C.idata<=16#7#E1;
D.idata:
=B#1010#;
10.下列EDA软件中,哪一不具有逻辑综合功能:
________。
C.Max+PlusII
D.ModelSim
D.QuartusII
Synplify
05.2一、单项选择题:
(20分)
16.IP核在EDA技术和开发中具有十分重要的地位;提供用VHDL等硬件描述语言描述的功能块,但不涉及实现该功能块的具体电路的IP核为__________。
A.瘦IPB.固IPC.胖IPD.都不是
17.综合是EDA设计流程的关键步骤,在下面对综合的描述中,_________是错误的。
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;
B.综合就是将电路的高级语言转化成低级的,可与FPGA/CPLD的基本结构相映射的网表文件;
C.为实现系统的速度、面积、性能的要求,需要对综合加以约束,称为综合约束;
D.综合可理解为一种映射过程,并且这种映射关系是唯一的,即综合结果是唯一的。
18.大规模可编程器件主要有FPGA、CPLD两类,下列对FPGA结构与工作原理的描述中,正确的是____。
A.FPGA全称为复杂可编程逻辑器件;
B.FPGA是基于乘积项结构的可编程逻辑器件;
C.基于SRAM的FPGA器件,在每次上电后必须进行一次配置;
D.在Altera公司生产的器件中,MAX7000系列属FPGA结构。
19.进程中的信号赋值语句,其信号更新是_______。
A.按顺序完成;
B.比变量更快完成;
C.在进程的最后完成;
都不对。
20.VHDL语言是一种结构化设计语言;一个设计实体(电路模块)包括实体与结构体两部分,结构体描述___________。
A.器件外部特性;
B.器件的内部功能;
C.器件的综合约束;
D.器件外部特性与内部功能。
21.不完整的IF语句,其综合结果可实现________。
A.时序逻辑电路B.组合逻辑电路
C.双向电路D.三态控制电路
22.子系统设计优化,主要考虑提高资源利用率减少功耗(即面积优化),以及提高运行速度(即速度优化);指出下列哪些方法是面积优化_________。
①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法
A.①③⑤B.②③④
C.②⑤⑥D.①④⑥
23.下列标识符中,__________是不合法的标识符。
A.State0B.9moonC.Not_Ack_0D.signall
24.关于VHDL中的数字,请找出以下数字中最大的一个:
__________。
A.2#1111_1110#
B.8#276#
C.10#170#
D.16#E#E1
10.下列EDA软件中,哪一个不具有逻辑综合功能:
________。
E.Max+PlusII
F.ModelSim
E.QuartusII
Synplify
06.1一、选择题:
(20分)
25.下列是EDA技术应用时涉及的步骤:
A.原理图/HDL文本输入;B.适配;C.时序仿真;D.编程下载;E.硬件测试;F.综合
请选择合适的项构成基于EDA软件的FPGA/CPLD设计流程:
A→_________→_________→_________→_________→E
26.PLD的可编程主要基于A.LUT结构或者B.乘积项结构:
请指出下列两种可编程逻辑基于的可编程结构:
FPGA基于___________
CPLD基于____________
27.在状态机的具体实现时,往往需要针对具体的器件类型来选择合适的状态机编码。
对于A.FPGAB.CPLD两类器件:
一位热码状态机编码方式适合于_________器件;
顺序编码状态机编码方式适合于_________器件;
28.下列优化方法中那两种是速度优化方法:
______________、______
A.资源共享B.流水线C.串行化D.关键路径优化
单项选择题:
29.综合是EDA设计流程的关键步骤,综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;在下面对综合的描述中,_________是错误的。
A.综合就是将电路的高级语言转化成低级的,可与FPGA/CPLD的基本结构相映射的网表文件;
B.为实现系统的速度、面积、性能的要求,需要对综合加以约束,称为综合约束;
C.综合可理解为,将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射关系不是唯一的。
30.D.综合是纯软件的转换过程,与器件硬件结构无关;
不完整的IF语句,其综合结果可实现________。
A.时序电路
B.双向控制电路
C.条件相或的逻辑电路
D.三态控制电路
31.在一个VHDL设计中Idata是一个信号,数据类型为std_logic_vector,试指出下面那个赋值语句是错误的。
A.idata<="00001111";
B.idata<=b"0000_1111";
C.idata<=X"AB";
D.idata<=16"01";
32.在VHDL语言中,下列对时钟边沿检测描述中,错误的是_______。
A.ifclk'eventandclk=‘1’then
B.iffalling_edge(clk)then
C.ifclk’eventandclk=‘0’then
D.ifclk’stableandnotclk=‘1’then
33.请指出AlteraCyclone系列中的EP1C6Q240C8这个器件是属于_______
A.FPGAB.CPLDC.CPUD.GAL
二、EDA名词解释,写出下列缩写的中文(或者英文)含义:
(10分)
1.CPLD
2.HDL
3.LUT
4.ASIC
二、EDA名词解释,写出下列缩写的中文(或者英文)含义:
(14分)
1.SOPC
2.LUT
3.JTAG
4.GAL
5.EAB
6.IP
7.HDL
二、EDA名词解释,写出下列缩写的中文(或者英文)含义:
(14分)
1.LPM
2.RTL
3.UART
4.ISP
5.IEEE
6.ASIC
7.LAB
三、EDA名词解释,(10分)
写出下列缩写的中文(或者英文)含义:
5.ASIC
6.FPGA
7.LUT
8.EDA
9.IP
10.SOPC
简要解释JTAG,指出JTAG的用途
三、VHDL程序填空:
(10分)
下面程序是带异步复位、同步置数和移位使能的8位右移移位寄存器的VHDL描述,试补充完整。
libraryieee;
use.all;
entitysreg8bis
port(clk,rst:
instd_logic;
load,en:
instd_logic;
din:
in______________(7downto0);
qb:
outstd_logic);
endsreg8b;
architecturebehavofis
signalreg8:
std_logic_vector(7downto0);
begin
process(clk,,load,en)
begin
ifrst='1'then――异步清零
reg8<=;
elsifthen――边沿检测
ifload='1'then――同步置数
reg8<=din;
en='1'then――移位使能
reg8(6downto0)<=;
endif;
______;
endprocess;
qb<=_______;――输出最低位
endbehav;
三、VHDL程序填空:
(10分)
下面程序是n输入与门的VHDL描述,试补充完整。
__________ieee;
use_____________________.all;
entityandnis
________(n:
integer);--类属参数声明
port(a:
instd_logic_vector(______downto0);
c:
outstd_logic);
end;
________________behavof________is--结构体声明
begin
process(____)
_____________int:
std_logic;--变量声明
begin
int:
=_____;--变量赋初值
forIina'length–1downto0loop--循环判断
ifa(i)='0'then
int:
='0';
endif;
endloop;
c<=________;--输出判断结果
endprocess;
endbehav;
三、VHDL程序填空:
(10分)
LIBRARYIEEE;--8位分频器程序设计
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE._____________________.ALL;
ENTITYPULSEIS
PORT(CLK:
INSTD_LOGIC;
D:
IN_________________(7DOWNTO0);
FOUT:
OUTSTD_LOGIC);
END;
ARCHITECTUREoneOF____________IS
SIGNALFULL:
STD_LOGIC;
BEGIN
P_REG:
PROCESS(CLK)
________________CNT8:
STD_LOGIC_VECTOR(________DOWNTO0);
BEGIN
IF___________________________THEN
IFCNT8="11111111"THEN
CNT8____________;--当CNT8计数计满时,输入数据D被同步预置给计数器CNT8
FULL<='1';--同时使溢出标志信号FULL输出为高电平
ELSECNT8___________________;--否则继续作加1计数
FULL<='0';--且输出溢出标志信号FULL为低电平
ENDIF;
ENDIF;
ENDPROCESSP_REG;
P_DIV:
PROCESS(____________)
VARIABLECNT2:
STD_LOGIC;
BEGIN
IFFULL'EVENTANDFULL='1'THEN
CNT2________________;--如果溢出标志信号FULL为高电平,D触发器输出取反
IFCNT2='1'THENFOUT<='1';
ELSEFOUT<='0';
ENDIF;
ENDIF;
ENDPROCESSP_DIV;
END;
三、VHDL程序填空:
(10分)
下面程序是8位通用寄存器的VHDL描述,试补充完整。
LIBRARYieee;
USEieee.std_logic_1164.ALL;
USEieee..ALL;
ENTITYunicntrIS
PORT(clock,serinl,serinr:
INStd_logic;--serialinputs
mode:
INStd_logic_vector(2DOWNTO0);--modecontrol
datain:
IN;--parallelinputs
dataout:
Std_logic_vector(7DOWNTO0));--paralleloutputs
ENDunicntr;
ARCHITECTUREbhvOFIS
SIGNALint_reg:
Std_logic_vector(7DOWNTO0);
BEGIN
PROCESS(,datain,serinl,serinr)
BEGIN
IFrising_edge(clock)THEN
CASEmodeIS
WHEN"000"=>int_reg<=;--reset
WHEN"001"=>int_reg<=datain;--parallelload
WHEN"010"=>int_reg<=int_reg+1;--countup
WHEN"011"=>int_reg<=int_reg-1;--countdown
WHEN"100"=>int_reg<=;--shiftleft
WHEN"101"=>int_reg<=serinr&int_reg(7DOWNTO1);--shiftright
WHEN=>NULL;
ENDCASE;
;
ENDPROCESS;
;--connectinternalregistertodataoutport
ENDbhv;
四、VHDL程序改错:
(10分)
仔细阅读下列程序,回答问题
LIBRARYIEEE;--1
USEIEEE.STD_LOGIC_1164.ALL;--2
ENTITYLED7SEGIS--3
PORT(A:
INSTD_LOGIC_VECTOR(3DOWNTO0);--4
CLK:
INSTD_LOGIC;--5
LED7S:
OUTSTD_LOGIC_VECTOR(6DOWNTO0));--6
ENDLED7SEG;--7
ARCHITECTUREoneOFLED7SEGIS--8
SIGNALTMP:
STD_LOGIC;--9
BEGIN--10
SYNC:
PROCESS(CLK,A)--11
BEGIN--12
IFCLK'EVENTANDCLK='1'THEN--13
TMP<=A;--14
ENDIF;--15
ENDPROCESS;--16
OUTLED:
PROCESS(TMP)--17
BEGIN--18
CASETMPIS--19
WHEN"0000"=>LED7S<="0111111";--20
WHEN"0001"=>LED7S<="0000110";--21
WHEN"0010"=>LED7S<="1011011";--22
WHEN"0011"=>LED7S<="1001111";--23
WHEN"0100"=>LED7S<="1100110";--24
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