低频数字式相位测量仪.docx

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低频数字式相位测量仪

低频数字式相位测量仪

摘要

此系统由相位测量仪、数字式移相信号发生器和移相网络三部分组成。

为使系统更加稳定，使系统整体精度得以保障，本电路两块T89C52为核心控制器件分别控制相位测量、数字式移相信号发生,在数字式移相信号发生部分采用了锁相技术、CPLD等技术,使输出波形精度大大提高，并可对频率自动校验，提高频率稳定性。

一、题目要求

（一）任务

设计并制作一个低频相位测量系统，包括相位测量仪、数字式移相信号发生器和移相网络三部分，示意图如下：

图2移相网络

（二）要求

1、基本要求

（1）设计并制作一个相位测量仪（参见图1）

a.频率范围:

20Hz～20ＫHz。

b.相位测量仪的输入阻抗≥100KΩ。

c.允许两路输入正弦信号峰—峰值可分别在1V～5V内变化。

d.相位测量绝对误差≤2°

e.具有频率测量及数字显示功能.

f.相位差数字显示:

相位读数为0°～359.9°，分辨率为0.1°。

（2）参考图2制作一个移相网络

a.输入信号频率:

100Hz、1KHz、10ＫHz。

b.连续相移范围：

—45°～+45°。

c.A¹、B¹输出的正弦信号峰—峰值可分别在0.3V～5V内变化。

2、发挥部分

（1）设计并制作一个数字式移相信号发生器（图3），用以产生相位测量仪所需的输入正弦信号，要求：

a.频率范围:

20Hz～20ＫHz，频率步进为20Hz，输出频率可预置。

b.A、B输出正弦信号峰—峰值可分别在0.3V～5V内变化。

c.相位差范围0°～359°，相位差步进为1°，相位差可预置。

d.数字显示预置的频率、相位差值。

（2）在保持相位测量仪测量误差和频率范围不变的条件下，扩展相位测量仪输入正弦信号峰—峰值至0.3V～5V范围。

（3）用数字移相信号发生器校验相位测量仪，自选几个频点、相位差值和不同幅度进行校验。

（4）其它。

二、方案比较

（一）基本要求

1、低频数字式相位测量仪

方案一：

采用数字电路结合模拟振荡形成相位测量仪，功能不容易实现而且电路十分复杂，并且此方案的精度很难达到设计要求，因此本设计不采用。

方案二：

采用单片机系统来控制，输入信号经移相网络得到所要求的相位差的两路信号，送至过零比较器，此处是相位测量仪的关键，因为相位检测时，其基准的确定是十分困难的，在过零出如能取出一个信号作为基准为最好，这一个特殊点比其它点特点更鲜明、更易判断，也即更好控制，将检测到的信号预分频后送至单片机，检测出两路信号的时间差，从而反推出相位差，采用单片机系统简单、易行，能很好的实现相位测量仪的功能。

因此，我们采用这种方案。

2、移相网络

方案一：

由晶体管组成的移相网络，对输入有较高要求，这里由于输入阻抗比较小，很难达到题目的要求，而且其移相的难度比较高，控制也不易。

方案二：

参考题目的图2，由运放与RC组成的移相网络，两个运放与RC网络分别移相0～-180º与-180º～-360º,经合成放大得到理想波形，由于运放的输入阻抗可达到兆欧对输入信号要求大幅度降低，经电位器调节输出之间的压差来获得所需相位，对于相位的控制也变得非常容易，经过论证，我们认为采用第二种方案更加简单、易行。

（二）数字式移相信号发生器

方案一：

完全采用单片机系统的来实现数字式移相信号发生器所需的功能，单片机承担繁重的工作，还将分出大量的时间进行运算，使得整体运行变慢，大量运算所带来的指令将误差变的很大，使得精度下降。

方案二：

采用单片机与CPLD合作的系统，此方案与上一方案相比，将大量的运算任务交给了CPLD，降低了单片机的负担，加快了单片机的响应速度，减小了系统带来的误差。

经过论证，我们认为采用第二种方案更加简单、容易实现。

三、设计与论证

（一）基本要求

1、低频数字式相位测量仪

根据题目的要求我们设计出低频数字式相位测量仪的原理框图，整个测量仪包含整形放大/限幅单元、分频电路与多路选择单元、单片机及其显示单元及各部分。

频率为20Hz～20ＫHz的A、B两路输入的正弦信号经过整形放大/限幅单元后整形为方波，分频电路与多路选择单元完成把方波分频为八级信号，通过多路选择器把信号输入单片机，单片机首先进行预测，判断出所需分频信号然后控制多路选择器使相应信号输入单片机再进行A、B两路信号的相位差的计算，并通过显示部分显示频率与相位差

（二）数字式移相信号发生器

根据题目的要求我们设计出数字式移相信号发生器的原理框图，整个测量仪包含分频锁相单元、相位控制单元、波形发生与输出单元、单片机控制及其显示单元各部分。

（数字式移相信号发生器的原理框图如下图）

分频锁相单元把晶振产生的信号分频、锁相为系统所需的频率信号，然后信号输入相位控制单元根据键盘设置的相位差产生相应的A、B两相信号的地址，使波形发生与输出单元输出所需的正弦波信号。

三、理论分析与计算

（一）低频数字式相位测量仪

经过整形放大/限幅单元后的A、B两路输入的信号频率相同，相位差0°～359°的信号，分别输入单片机89C52的INT0、INT1端，作为外中断输入，选择下降沿中断。

测量过程是，首先定时器初值为零，INT0中断，启动T0、T1计数，INT1中断结束T1计数，读T1计数值为TB，对应A、B相位差，INT0第二次下降沿中断，结束T0计数,读T0计数值为TA对应周期。

则被测信号频率f=单片机机器周期／TA

A、B两路信号相位差α＝TB×360°／TA

由于被测信号频率范围20Hz～20ＫHz，要保证测量相位精度小于2°,分频率分辨率0.1°,则计数值≥3600，所以在前段采用分频电路74LS393，实现多周期测量，分频系数为M，可变，用单片机控制74LS151实现，根据精度要求，把频率范围分为四段，如下表所示，单片机先预置（M＝1），确定正式测量的分频系数M。

则计算公式变为f=M×单片机机器周期/TA

A、B两路信号相位差α＝TB×360°／TA

f

M=1

M

CBA

N

20Hz～200Hz

50000～5000

1

000

50000～5000

200Hz～2KHz

5000～500

8

011

40000～4000

2KHz～10KHz

500～100

64

110

32000～6400

10KHz～20KHz

100～50

128

111

12800～6400

（三）移相网络

由运放与RC组成的移相网络，两个运放与RC网络分别移相0～-180º与-180º～-360º,经合成放大得到理想波形，

（三）数字式移相信号发生器

1、分频锁相单元

a.数字式移相信号发生器要求发生的信号频率范围为20Hz～20ＫHz，频率步进为20Hz，相位差范围0°～359°，相位差步进为1°。

以20Hz为例，由于相位差范围0°～359°，相位差步进为1°所以要求信号必须为20×360＝7200Hz即7.2K，40Hz要求信号必须为40×360＝14400Hz即14.4K，···，20ＫHz要求信号必须为20Ｋ×360＝7200KHz即7.2M，因此要达到上述要求，系统的基本工作频率必须在7.2Ｋ～7.2M可调。

根据计算结果我们选用3.6864M晶振，信号经CD40609分频后可得到7.2K的信号，为保证系统的精度与稳定，还必须用锁相环锁定频率与相位。

分频电路如上图。

b.锁相环的基本原理

锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。

它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。

锁相环主要由相位比较器（PC）、压控振荡器（VCO）。

低通滤波器三部分组成，如图1所示。

压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。

施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。

这个平均值电压Ud朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。

这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。

当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。

锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。

过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高（约100MΩ），动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。

图2是CD4046的引脚排列，采用16脚双列直插式，各引脚功能如下：

1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。

2脚相位比较器Ⅰ的输出端。

3脚比较信号输入端。

4脚压控振荡器输出端。

5脚禁止端，高电平时

禁止，低电平时允许压控振荡器工作。

6、7脚外接振荡电容。

8、16脚电源的负端和正端。

9脚压控振荡器的控制端。

10脚解调输出端，用于FM解调。

11、12脚外接振荡电阻。

13脚相位比较器Ⅱ的输出端。

14脚信号输入端。

15脚内部独立的齐纳稳压管负极。

图3是CD4046内部电原理框图，主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。

比较器Ⅰ采用异或门结构，当两个输人端信号Ui、Uo的电平状态相异时（即一个高电平，一个为低电平），输出端信号UΨ为高电平；反之，Ui、Uo电平状态相同时（即两个均为高，或均为低电平），UΨ输出为低电平。

当Ui、Uo的相位差Δφ在0°-180°范围内变化时，UΨ的脉冲宽度m亦随之改变，即占空比亦在改变。

从比较器Ⅰ的输入和输出信号的波形（如图4所示）可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信号之间的中心频率保持90°相移。

从图中还可知，fout不一定是对称波形。

对相位比较器Ⅰ，它要求Ui、Uo的占空比均为50％（即方波），这样才能使锁定范围为最大。

相位比较器Ⅱ是一个由信号的上升沿控制的数字存储网络。

它对输入信号占空比的要求不高，允许输入非对称波形，它具有很宽的捕捉频率范围，而且不会锁定在输入信号的谐波。

它提供数字误差信号和锁定信号（相位脉冲）两种输出，当达到锁定时，在相位比较器Ⅱ的两个输人信号之间保持0°相移。

对相位比较器Ⅱ而言，当14脚的输入信号比3脚的比较信号频率低时，输出为逻辑“0”；反之则输出逻辑“1”。

如果两信号的频率相同而相位不同，当输人信号的相位滞后于比较信号时，相位比较器Ⅱ输出的为正脉冲，当相位超前时则输出为负脉冲。

在这两种情况下，从1脚都有与上述正、负脉冲宽度相同的负脉冲产生。

从相位比较器Ⅱ输出的正、负脉冲的宽度均等于两个输入脉冲上升沿之间的相位差。

而当两个输入脉冲的频率和相位均相同时，相位比较器Ⅱ的输出为高阻态，则1脚输出高电平。

上述波形如图5所示。

由此可见，从1脚输出信号是负脉冲还是固定高电平就可以判断两个输入信号的情况了。

CD4046锁相环采用的是RC型压控振荡器，必须外接电容C1和电阻R1作为充放电元件。

当PLL对跟踪的输入信号的频率宽度有要求时还需要外接电阻R2。

由于VCO是一个电流控制振荡器，对定时电容C1的充电电流与从9脚输入的控制电压成正比，使VCO的振荡频率亦正比于该控制电压。

当VCO控制电压为0时，其输出频率最低；当输入控制电压等于电源电压VDD时，输出频率则线性地增大到最高输出频率。

VCO振荡频率的范围由R1、R2和C1决定。

由于它的充电和放电都由同一个电容C1完成，故它的输出波形是对称方波。

一般规定CD4046的最高频率为1.2MHz（VDD=15V），若VDD<15V，则fmax要降低一些。

CD4046内部还有线性放大器和整形电路，可将14脚输入的100mV左右的微弱输入信号变成方波或脉冲信号送至两相位比较器。

源跟踪器是增益为1的放大器，VCO的输出电压经源跟踪器至10脚作FM解调用。

齐纳二极管可单独使用，其稳压值为5V，若与TTL电路匹配时，可用作辅助电源。

综上所述，CD4046工作原理如下：

输入信号Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压UΨ则反映出两者的相位差。

UΨ经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f2迅速逼近信号频率f1。

VCO的输出又经除法器再进入相位比较器Ⅰ，继续与Ui进行相位比较，最后使得f2＝f1，两者的相位差为一定值，实现了相位锁定。

若开关K拨至13脚，则相位比较器Ⅱ工作，过程与上述相同，不再赘述。

下面介绍CD4046典型应用电路。

图6是用CD4046的VCO组成的方波发生器，当其9脚输入端固定接电源时，电路即起基本方波振荡器的作用。

振荡器的充、放电电容C1接在6脚与7脚之间，调节电阻R1阻值即可调整振荡器振荡频率，振荡方波信号从4脚输出。

按图示数值，振荡频率变化范围在20Hz至2kHz。

图7是CD4046锁相环用于调频信号的解调电路。

如果由载频为10kHz组成的调频信号，用400Hz音频信号调制，假如调频信号的总振幅小于400mV时，用CD4046时则应经放大器放大后用交流耦合到锁相环的14脚输入端环路的相位比较器采用比较器Ⅰ，因为需要锁相环系统中的中心频率f0等于调频信号的载频，这样会引起压控振荡器输出与输入信号输入间产生不同的相位差，从而在压控振荡器输入端产生与输入信号频率变化相应的电压变化，这个电压变化经源跟随器隔离后在压控振荡器的解调输出端10脚输出解调信号。

当VDD为10V，R1为10kΩ，C1为100pF时，锁相环路的捕捉范围为±0.4kHz。

解调器输出幅度取决于源跟随器外接电阻R3值的大小。

图8用CD4046与BCD加法计数器CD4518构成的100倍频电路。

刚开机时，f2可能不等于f1，假定f2

UΨ经滤波后得到的Ud信号开始下降，这就迫使VCO对f2进行微调，最后达到f2/N=f1，并且f2与f1的相位差Δφ=0°。

，进入锁定状态。

如果此后f1又发生变化，锁相环能再次捕获f1，使f2与f1相位锁定。

我们的题目要求信号频率必须在7.2Ｋ～7.2M可调，即锁相环的分频系数1～1000可变,锁相环VCO振荡频率的范围由电阻和电容值决定，如果固定电阻和电容值则锁相环的分频系数不能由1调到1000，就不能获得所需频率，

故必须通过改变电阻和电容来扩大分频系数,因此我们考虑用继电器来切换电阻和电容。

锁相环的倍频系数1～1000可变，可使我们实现频率步进为20Hz，但锁相环的分频系数如果由一般的计数器构成的话，需3级分频，电路复杂，采用CPLD分频可节省硬件连线、调试时间。

分频CPLD

SUBDESIGNN1_1000

（

clk,CLR:

INPUT;

data[9..0]:

INPUT;

FN:

OUTPUT;

）

VARIABLE

CC[9..0]:

DFF;

BEGIN

CC[].clk=clk;

cc[9..0].clrn=clr;

%Fi=clk,FN=Fi/data%

CC[9..0].CLK=CLK;

IFCC[].q==DATA[]THEN

CC[].d=0;

FN=VCC;

ELSECC[].d=cc[].q+1;

FN=GND;

ENDIF;

END;

CPLD用AHDL硬件描述语言编写，编译仿真通过下载到EPM7128芯片。

其管脚分配见下页。

部分频数据表

系数N

百位

十位

个位

十进制数

系数N

百位

十位

个位

十进制数

1

0001

0001

0001

273

44

0001

0011

1100

316

2

0001

0001

0010

274

45

0001

0011

1101

317

3

0001

0001

0011

275

46

0001

0011

1110

318

4

0001

0001

0100

276

47

0001

0011

1111

319

5

0001

0001

0101

277

48

0001

0100

0000

320

6

0001

0001

0110

278

49

0001

0100

0001

321

7

0001

0001

0111

279

50

0001

0100

0010

322

8

0001

0001

1000

280

51

0001

0100

0011

323

9

0001

0001

1001

281

52

0001

0100

0100

324

10

0001

0001

1010

282

53

0001

0100

0101

325

11

0001

0001

1011

283

54

0001

0100

0110

326

12

0001

0001

1100

284

55

0001

0100

0111

327

13

0001

0001

1101

285

56

0001

0100

1000

328

14

0001

0001

1110

286

57

0001

0100

1001

329

15

0001

0001

1111

287

58

0001

0100

1010

330

16

0001

0010

0000

288

59

0001

0100

1011

331

17

0001

0010

0001

289

60

0001

0100

1100

332

18

0001

0010

0010

290

61

0001

0100

1101

333

19

0001

0010

0011

291

62

0001

0100

1110

334

20

0001

0010

0100

292

63

0001

0100

1111

335

21

0001

0010

0101

293

64

0001

0101

0000

336

22

0001

0010

0110

294

65

0001

0101

0001

337

23

0001

0010

0111

295

66

0001

0101

0010

338

24

0001

0010

1000

296

67

0001

0101

0011

339

25

0001

0010

1001

297

68

0001

0101

0100

340

26

0001

0010

1010

298

69

0001

0101

0101

341

27

0001

0010

1011

299

70

0001

0101

0110

342

28

0001

0010

1100

300

71

0001

0101

0111

343

29

0001

0010

1101

301

72

0001

0101

1000

344

30

0001

0010

1110

302

73

0001

0101

1001

345

31

0001

0010

1111

303

74

0001

0101

1010

346

32

0001

0011

0000

304

75

0001

0101

1011

347

33

0001

0011

0001

305

76

0001

0101

1100

348

34

0001

0011

0010

306

77

0001

0101

1101

349

35

0001

0011

0011

307

78

0001

0101

1110

350

36

0001

0011

0100

308

79

0001

0101

1111

351

37

0001

0011

0101

309

80

0001

0110

0000

352

38

0001

0011

0110

310

81

0001

0110

0001

353

39

0001

0011

0111

311

82

0001

0110

0010

354

40

0001

0011

1000

312

83

0001

0110

0011

355

41

0001

0011

1001

313

84

0001

0110

0100

356

42

0001

0011

1010

314

85

0001

0110

0101

357

43

0001

0011

1011

315

86

0001

0110

0110

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2、相位控制单元与波形发生与输出单元3、

此单元由2864、DAC0832、084、4051以及滤波电路等组成，把正弦波0º～180º的不同角度的值转换为二进制数顺序依次存放在2864中，当CPLD发出地址码的时候，从2864中查到相应的值通过DAC0832转换成模拟量通过084输出，由于需要输出双极性的波形，因此当转换到180º对应值的时候，通过4051改变DAC0832参考电压的极性，达到180º～360º波形的输出，从而保证波形上下对称，模拟信号通过滤波电路后被整形为光滑的标准正弦波。

这部分功能由CPLD完成逻辑运算与相位控制功能

CPLD实现功能：

（1）对输入时钟进行仿真，产生