数电的多功能数字钟间歇通电控制电路设计实验报告.docx

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数电的多功能数字钟间歇通电控制电路设计实验报告

数电的多功能数字钟间歇通电控制电路设计实验报告

数字电路数字时钟课程实验报告数字时钟设计实验报告一、设计要求：

设计一个24小时制的数字时钟。

要求：

计时、显示精度到秒；有校时功能。

采用中小规模集成电路设计。

发挥：

增加闹钟功能。

二、设计方案：

由秒时钟信号发生器、计时电路和校时电路构成电路。

秒时钟信号发生器可由振荡器和分频器构成。

计时电路中采用两个60进制计数器分别完成秒计时和分计时；24进制计数器完成时计时；采用译码器将计数器的输出译码后送七段数码管显示。

校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。

三、电路框图：

图一数字时钟电路框图四、电路原理图：

（一）秒脉冲信号发生器秒脉冲信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质量。

由振荡器与分频器组合产生秒脉冲信号。

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振荡器:

通常用555定时器与RC构成的多谐振荡器，经过调整输出1000Hz脉冲。

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分频器:

分频器功能主要有两个，一是产生标准秒脉冲信号，一是提供功能扩展电路所需要的信号，选用三片74LS290进行级联，因为每片为1/10分频器，三片级联好获得1Hz标准秒脉冲。

其电路图如下：

图二秒脉冲信号发生器

（二）秒、分、时计时器电路设计秒、分计数器为60进制计数器，小时计数器为24进制计数器。

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60进制——秒计数器秒的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。

当计数到59时清零并重新开始计数。

秒的个位部分的设计：

利用十进制计数器CD40110设计10进制计数器显示秒的个位。

个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。

利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清（来自:

www.sMHaiD海达范文网:

数电的多功能数字钟间歇通电控制电路设计实验报告）零端，同时产生一个脉冲给分的个位。

其电路图如下：

图三60进制--秒计数电路?

60进制——分计数电路分的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。

当计数到59时清零并重新开始计数。

秒的个位部分的设计：

来自秒计数电路的进位脉冲使分的个位加1，利用十进制计数器CD40110设计10进制计数器显示秒的个位。

个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。

利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端，同时产生一个脉冲给时的个位。

其电路图如下：

图四60进制--分计数电路?

24进制——时计数电路来自分计数电路的进位脉冲使时的个位加，个位计数器由0增加到9是产生进位，连在十位计数器脉冲输入端CP，当十位计到2且个位计到3是经过74LS11与门产生一个清零信号，将所有CD40110清零。

其电路图如下：

图五24进制--时计数电路?

译码显示电路译码电路的功能是将秒、分、时计数器的输出代码进行翻译，变成相应的数字。

用以驱动LED七段数码管的译码器常用的有74LS148。

74LS148是BCD-7段译码器/驱动器，输出高电平有效，专用于驱动LED七段共阴极显示数码管。

若将秒、分、时计数器的每位输出分别送到相应七段数码管的输入端，便可以进行不同数字的显示。

在译码管输出与数码管之间串联电阻R作为限流电阻。

其电路图如下：

图六译码显示电路?

校时电路校时电路是数字钟不可缺少的部分，每当数字钟与实际时间不符时，需要根据标准时间进行校时。

一般电子表都具有时、分、秒等校时功能。

为了使电路简单，在此设计中只进行分和小时的校时。

“快校时”是通过开关控制，使计数器对1Hz校时脉冲计数。

图中S1为校正用的控制开关，校时脉冲采用分频器输出的1Hz脉冲，当S1为“0”时可以进行“快校时”。

其电路图如下：

+5V图七校队电路篇二：

数字钟设计报告——数字电路实验报告数字钟设计实验报告专业:

工程技术系班级:

电信0901班姓名:

XX学号:

XXXXXX数字钟的设计目录一、前言?

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3二、设计目的?

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3三、设计任务?

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3四、设计方案?

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3五、数字钟电路设计原理?

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4

（一）设计步骤?

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4

（二）数字钟的构成?

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4（三）数字钟的工作原理?

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5六、总结?

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9七、附录?

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10１一、前言数字钟是采用数字电路实现对时、分、秒数字显示的计时装置，以其显示的直观性、走时准确稳定而受到人们的欢迎，广泛用于个人家庭、车站、码头、办公室等公共场所，给人们的生活、学习、工作、娱乐带来了极大的方便，已成为人们日常生活中不可少的必需品，由于数字集成电路的发展和石英晶体与555振荡器的广泛应用，使得数字钟的精度远远超过老式钟表，钟表的数字化给人们生产生活带来了极人的方便，而目大大地扩展了钟表原先的报时功能。

诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、通断动力设备、以及各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。

因此，研究数字钟及扩大其应用，有着非常现实的意义。

二、设计目的1.掌握数字钟的设计方法。

2熟悉集成电路的使用方法。

3通过实训学会数字系统的设计方法；4通过实训学习元器件的选择及集成电路手册查询方法；5通过实训掌握电子电路调试及故障排除方法；6熟悉数字实验箱的使用方法。

三、设计任务设计一个可以显示时、分、秒的数字钟。

要求：

1、24小时为一个计数周期；2、具有校时功能；3、具有整点报时功能；4、主要采用中小规模集成电路完成设计；5、电源电压+5V。

四、设计方案一个基本的数字钟电路主要由译码显示器、“时”，“分”，“秒”计数器和定时器组成。

干电路系统由秒信号发生器、“时、分、秒、”计数器、译码器及显示器、电路组成。

首先构成一个由32768Hz的石英晶体振荡器和由CD4060构成的分频器构成的产生震荡周期为一秒的标准秒脉冲，由74LS161采用清零法分别组成六十进制的秒计数器、六十进制分计数器、二十四进制时计数器和七进制的周计数器。

使用由32768Hz２的石英晶体振荡器和由CD4060构成的分频器构成的产生震荡周期为一秒的标准秒脉冲，把秒计数器地进位输出作为分计数器的CP脉冲，分计数器的进位输出作为时计数器的CP脉冲，时计数器的进位输出作为周计数器的CP脉冲。

使用74LS48为驱动器，BS201A数码管作为显示器。

五、数字钟电路设计原理

（一）设计步骤1、设计一个精准的秒脉冲产生电路；2、设计60进制、24进制计数器；3、设计译码显示电路；4、设计校时电路；5、设计整点报时电路。

（二）数字钟的构成数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。

由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。

通常使用石英晶体振荡器电路构成数字钟。

下图为数字钟的构成框图。

1.石英晶体振荡器石英晶体本身并非振荡器，它只有借助于有源激励和无源电抗网络方可产生振荡。

晶体的频率（基频或n次谐波频率）及其温度特性在很大程度上取决３于其切割取向。

振荡器是数字钟的核心，石英晶体振荡器的特点是振荡的频率准确，电路结构简单，频率易于调整。

石英晶体振荡器电路给数字钟提供一个频率稳定准确的32768Ｈz的方波信号，可保证数字钟的走时准确及稳定。

不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。

2.分频器在数字电路中，分频器是一种可以进行频率变换的电路，其输入、输出信号是频率不同的脉冲序列。

输入、输出信号频率的比值称为分频比。

例如，2分频器的输出信号频率是输入信号频率的11，8分频器的输出信号频率是输入信号频率的。

2815分频器电路将32768Ｈz的高频方波信号经32768

（2）次分频后得到1Hz的方波信号供秒计数器进行计数。

分频器实际上也就是计数器。

3.计数器在数字钟电路中，时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器，而根据设计要求，时个位和时十位计数器为24进制计数器，周计数器为7进制计数器。

有了时间标准“秒”信号后，就可以根据“60秒为1分”、“60分为1小时”、“24小时为1天”、“7天为1周”的计数周期，分别组成。

将这些计数器适当连接，就可以实现“秒”、“分”、“时”、“周”的计时功能。

4.译码器要将“秒”、“分”、“时”、“周”的状态显示成清晰的数字符号，就需要将计数器的状态经译码器进行译码，并通过显示器将其显示出来。

译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态，并且为保证数码管正常工作提供足够的工作电流。

5.数码管数码管通常有发光二极管（LED）数码管和液晶（LCD）数码管，本设计提供的为ＬＥＤ数码管。

（三）数字钟的工作原理1.本次课程设计中采用CD4060来构成分频电路。

CD4060在数字集成电路中可实现的分频次数最高，而且CD4060还包含振荡电路所需的非门，使用更为方便。

CD4060计数器为１４级２进制计数器，可以将３２７６８ＨZ的信号分频为２ＨZ，其内部框图如图所示，从图中可以看出，CD4060的时钟输入端两个串接的非门，因此可以直接实现振荡和分频的功能。

４篇三：

多功能数字钟设计实验报告《数字电路与逻辑设计实验》实验报告题目学院：

信息工程学院系电子信息工程专业：

班级：

学号：

学生姓名：

同组同学：

指导教师：

递交日期：

多功能数字钟设计一、实验目的1、综合应用数字电路知识，提高逻辑电路设计能力；2、学习使用protel或Altiumdesigner进行电子电路的原理图设计、印制电路板设计；3、学习电路板制作、安装、调试技能和设计流程；4、了解数码管，译码器，555定时器及以下中规模器件的逻辑功能和使用方法。

二、设计任务和设计要求1、设计一多功能数字钟并进行仿真和PCB板制作。

2、基本功能：

准确计时，以数字形式显示时、分、秒的时间。

3、扩展功能：

校正时间，定时控制，正点报时。

三、设计方案1、数字钟设计方案基本框图如下↑←←→2、各模块设计原理1.时的设计：

时的计数以24小时为周期，按通常的习惯，24小时计数器的计数序列为00，01，…，22，23，00，…，即当计数到23小时59分59秒时，再来一个秒脉冲，计数器就进到00时00分00秒。

这样，可利用反馈置数或反馈清零法进行二十四进制计数，本实验采用74LS161进行设计。

2.分、秒的设计：

分和秒计数器都是模M=60的计数器。

计数规律为00，01，…，58，59，00，…。

它们的个位都是十进制，而十位则是六进制。

3.译码显示：

将计数器和闹钟输出的4位二进制代码，译码显示出相应的十进制数状态，可利用显示译码器和数码管实现。

4.校时电路：

校时可用1s脉冲快速校正，也可手动产生单次脉冲慢校正至时或者分计数器。

可设置不同脉冲来控制实现校正或正常计数。

5.定时控制：

数字钟在指定的时刻发出信号，实现闹钟功能，通过数据选择器使得在设定闹钟是可在数码管上显示设定时间而不影响正常计数。

6.正点报时：

每当数字钟计时快要到正点时发出声响，通常按照4低音1高音的顺序发出间断声响，以最后一声高音结束的时刻为正点时刻，即当分达到59，秒达到50开始发出声响，50、52、54、56、58、60（高音）。

3、各模块设计原理图1.总体设计图2.各模块电路原理图及实验仿真结果3.1）计数模块电路原理图，如图1所示图12）显示译码模块时钟正常计数模拟结果，如图2所示图23）闹钟模块原理图如图3所示闹钟设定电路闹钟和正常时钟比较模块电路图3篇四：

电子线路设计课程设计实验报告-多功能数字钟设计实验报告多功能数字钟设计姓名学号班级一、实验目标：

1、掌握可编程逻辑器件的应用开发技术——设计输入、编译、仿真和器件编程；2、熟悉EDA软件使用；3、掌握VerilogHDL设计方法；4、分模块、分层次数字系统设计二、实验任务及要求1、基本功能?

准确计时，以数字形式（十二进制）显示时、分、秒的时间?

校正时间：

时、分快校与慢校（1Hz与手动）?

复位：

00:

00:

00?

仿广播电台正点报时（四高一低）2、扩展功能：

（1）任意闹钟；

（2）小时为12/24进制可切换（3）报正点数（几点响几声）三、实验条件：

DE0实验板结构与使用方法quartus软件的使用FPGA的使用四、电路设计过程：

1、需求分析开发背景：

数字钟是采用数字电路实现对.时,分,秒.数字显示的计时装置,广泛用于个人家庭,车站,码头办公室等公共场所,成为人们日常生活中不可少的必需品,由于数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度,远远超过老式钟表,钟表的数字化给人们生产生活带来了极大的方便，而且大大地扩展了钟表原先的报时功能。

诸如定时自动报警、按时自动打铃、时间程序自动控制、定时广播、自动起闭路灯、定时开关烘箱、通断动力设备、甚至各种定时电气的自动启用等，所有这些，都是以钟表数字化为基础的。

因此，研究数字钟及扩大其应用，有着非常现实的意义。

2、实验原理：

用层次化设计的方法以Verilog语言编程实现以下功能：

（1）、具有“时”、“分”、“秒”计时功能；时为24进制，分和秒都为60进制。

（2）、具有校时和清零功能,能够用4Hz脉冲对“小时”和“分”进行调整，并可进行秒清零；实际电路中使用快校时。

（3）、具有整点报时功能。

在59分51秒、53秒、55秒、57秒发出低音512Hz信号,在59分59秒发出一次高音1024Hz信号,音响持续1秒钟,在1024Hz音响结束时刻为整点。

在实际电路中使用ＬＥＤ灯实现四低使用用ＬＥＤ１，高音另一个ＬＥＤ灯显示。

（4）、具有一键设定闹铃及正常计时与闹铃时间的显示转换。

闹时时间为一分钟。

3、模块设计分析整体电路分为两块，主体电路和扩展电路分别实现基本功能和扩展的功能。

（1）、主体电路设计：

（2）时分秒计数器需求分析：

分和秒计数器都是模M=60的计数器其计数规律为00—01—…—58—59—00…时计数器：

若采用24若采用12小时制：

计数器为小时制：

计数器为2412进制，其计数规律为进制，其计数规律为00—01……—02—23—00….01—02……—12—01….24小时制：

当数字钟运行到23时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为00时00分00秒。

12小时制：

当数字钟运行到12时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为01时00分00秒。

4、逻辑分析：

主体电路由两个60进制计数器、一个24进制计数器、两个二选一数据选择器、分频器，7端译码显示器共7个模块组成。

分频器将系统内置的50MHz的信号分成4Hz的信号输出CP，是数字能稳定的在数码管上显示。

3个计数器共用一个时钟信号CP，为同步8421BCD码输出的计数器。

具体实现如下图：

校时控制Adj_Hour校分控制Adj_Min（adjust_Time）（adjust_Time）图中连个选择器分别用于选择分计数器和是计数器的使能控制信号。

对时间进行校正时，先选择校时模式，在adjust_Time=1时，在控制端（Adj_Hour、Adj_Min）的作用下，使能信号接高电平，此时每来一个时钟信号，计数器加1，从而实现对小时和分钟的校正。

正常计时时，使能信号来自每一位的低位计数器的输出，即秒计数器到59秒时，产生一个输出信号（Sco=1）使分计数器加1，分秒计数器同时计到最大值时，产生输出信号（Mco=1）使小时计数器加1。

实现上述功能的Verilog的程序如下：

整个程序2分为两个层次4个模块，底层由3个模块组成，即六进制计数模块、十进制计数模块、和24进制计数模块、顶层有一个模块，他调用底层的3个模块完成数字钟的计时功能，其中，底层的六进制模块，和十进制模块分别被调用两次，构成60进制的秒计数器和分计数器。

5、各模块接口规定6、程序分析：

（1）、六进制计数模块nCR为复位端口，当nCR为0是，输出为0，EN为使能端，只有当EN为1时，计数器才在CP的作用下加1。

modulecounter6（Q,nCR,EN,CP）;inputCP,nCR,EN;output[3:

0]Q;reg[3:

0]Q;always@（posedgeCPornegedgenCR）beginif（~nCR）Q<=4'b0000;elseif（~EN）Q<=Q;elseif（Q==4'b0101）Q<=4'b0000;elseQ<=Q+1'b1;endendmodule篇五：

数电课程实验报告——数字钟的设计《数字电子技术》课程设设计题目：

班级学号：

学生姓名：

指导教师：

时间：

计报告数字钟的设计2010年12月27日～2011年1月2日《数字电子技术》课程设计任务书一、设计题目：

数字钟的设计二、设计任务与要求：

1.时钟显示功能，能够以十进制显示“时”、“分”、“秒”。

其中时为24进制，分秒为60进制。

2.其他功能扩展：

（1）设计一个电路实现时分秒校准功能。

（2）闹钟功能，可按设定的时间闹时。

（3）设计一个电路实现整点报时功能等。

三、设计内容与步骤：

1.查阅相关资料；2.完成设计方案；3.芯片选定及各单元功能电路分析；4.画出整体电路原理图（实验）；5.完成设计报告。

四、设计计划与进度安排：

1.查阅相关资料（12月24-26日）；2.完成设计方案及单元电路（12月27-29日）；3.完成整体电路原理图（实验）并完成设计报告（12月30-1月2日）；五、设计材料与成果要求：

完成整体电路设计，提交设计报告。

六、设计考核要求：

课程成绩分优秀、良好、中等、及格、不及格。

由设计报告结合实验考核。

七、设计参考书目：

1.《EDA与数字系统设计》李国丽编，机械工业出版社，2009年3月2.《电子技术实践及仿真》孙丽霞编，高等教育出版社，2005年1月3.《电子技术基础实验及课程设计》刘稿等编，机械工业出版社，2007年02月4.《电子技术实验与课程设计》彭介华编，高等教育出版社，1997年10月5.《数字电子技术》童诗白编著高等教育出版社2001年数字钟的设计摘要：

设计简述数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用数字电子钟，从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。

此次设计数字电子钟是为了了解数字电子钟的原理，从而学会制作数字电子钟。

而且通过数字电子钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法。

且由于数字电子钟电路包括组合逻辑电路和时序电路。

通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。

数字电子钟有下几部分组成：

石英晶体振荡器、分频器、秒脉冲发生器、校正电路、60进制的秒、分计时器和24进制计时计数器以及秒、分、时的译码显示部分等。

关键词：

数字电路电子钟数字钟数字电子钟的课程设计数字计时器设计组合逻辑芯片目录1.设计任务及要求……………………………………………………………………………..52.设计方案………………………………………………………………………….…………53.芯片选定及各单元功能电路说明………………………………………………..…………54.整体电路原理图及实验…………………………………………………………...………115.设计体会及改进意见……………………………………………………………………….126．参考资料……………………………………………………………………………………13一、设计任务与要求：

1.时钟显示功能，能够以十进制显示“时”、“分”、“秒”。

其中时为24进制，分秒为60进制。

2.其他功能扩展：

（1）设计一个电路实现时分秒校准功能。

（2）闹钟功能，可按设定的时间闹时。

（3）设计一个电路实现整点报时功能等。

在59分51秒、53秒、55秒、57秒输出750Hz音频信号，在59分59秒时输出1000Hz信号，音频持续1s，在1000Hz荧屏结束时刻为整点。

二、设计方案：

数字电子钟由石英晶体振荡器、分频器、计数器、译码器显示器和校时电路组成。

振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。

秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“24翻1”规律计数。

计数器的输出分别经译码器送显示器显示。

计时出现误差时,可以用校时电路校时、校分。

三、芯片选定及各单元功能电路说明：

实验器材及主要器件

（1）CC45116片

（2）74LS905片（3）74LS922片（4）74LS1911片（5）74LS005片（6）74LS043片（7）74LS741片（8）74LS2O2片（9）555集成芯片1片（10）共阴七段显示器6片（11）电阻、电容、导线等若干①振荡器