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Ch14TMOSFET
單元十四
場效電晶體特性與基本放大器
實習14-1:
MOSFET輸出特性與阻抗
一.相關原理
FET依其結構及動作原理可分為:
1.接面場效電晶體(JunctionFET,JFET)。
2.金屬氧化物半導體場效電晶體或金氧半場效電晶體(MetalOxygenSemiconductorFET,MOSFET)。
MOSFET依其通道形成方式又可分成增強型(Enhancement-Type)與空乏型(Depletion-Type)兩種。
以nchannel增強型MOSFET來說明FET之動作原理:
1.空乏區與通道之形成
空乏區:
加入VGS,則正電壓會將Gate下之自由電洞推走,形成載子空乏區,此空乏區為不能移動之受體雜質(硼)電荷構成(帶負電荷)。
通道:
正電壓亦會把電子從n型半導體之D,S吸引到Gate下,當累積到足夠數目時,便形成n型區,將D,S連接起來。
臨界電壓(ThresoldVoltage):
能夠在閘極下累積足夠的移動電子,以形成通道所需之VGS稱之,記做Vt。
2.截止區(Cut-OffRegion):
VGS 圖14-1MOSFET物理結構 圖14-2增強型MOSFET之電路符號 3.三極管區(ThiodeRegion): VDS很小時 VGS>0: 故自由電子由S流到D(電流iD由D流到S)。 VGS=Vt時: 通道剛感應出來iD≒0 VGS>Vt: 更多之自由電子被吸引至通道中,造成電導增加(或電阻減少),相當於通道深度增加。 電流由VDS造成,故iD正比於(VGS-Vt)與VDS (14-1) 其中 n為常數,稱為電子移動率(Electronmobility) Cox為閘極與基板間氧化層之單位面積電容值(Oxidecapacitance) 當VDS很小時,(14-1)式可再近似成 (14-2) 4.飽和區(SatruationRegion): VDS加大後 通道是錐形,因通道深度正比於閘極與通道上之電壓差,而於S端: VGS D端: VGS-VDS=VGD,因VGS、VDS均為正電壓,故VGS>VGD,通道於S端最深,D端最淺。 當VDS增加使得D端之Gate與通道電壓差只有Vt時,即VGS-VDS=Vt(或VDS=VGS-Vt)則D端之通道深度≒0,此時通道稱之為被夾止(Pinch-Off)。 超過pinch-off電壓後,VDS再增加對通道之影響甚小,iD亦維持在VDS=VGS-Vt時之值,故此時iD為飽和(Saturation),剛進入飽和區之VDS記為VDS,sat.。 VDS與通道之關係可由圖14-4所示。 綜合上述增強型nMOSFET之物理動作原理可得iD對VDS之曲線如圖14-5所示。 三極管區與飽合區之邊界曲線為VDS=VGS-Vt,此式代入(14-1)式可得 (14-3) 關係曲線如圖14-6。 曲線於操作點之斜率id/vgs為小訊號等效電路之互導gm, 圖14-3VDS很小,MOSFET於三極管區時之iD-VDS特性曲線 圖14-4通道形狀與VDS之關係(VGS固定) 圖14-5增強型nMOSFET之iD-VDS特性曲線 圖14-6增強型nMOSFET於飽和時之iD-VGS特性曲線 (14-4) 考慮通道長度調變效應(Channel-LengthModulationEffect)時,則VDS增加,等效通道長度會縮短,因K與通道長度L成反比,故K與iD會隨VDS增加而稍有增加,此可藉由(14-3)式中加入(1+λVGS)因子來加以描述 (14-5) 其中 ,VA類似BJT之爾利電壓(EarlyVoltage),此效應對圖14-5之影響如圖14-7所示,小訊號等效電路中輸出電阻rO之定義,仿BJT為 (14-6) 圖14-7飽合區VDS對iD之效應特性曲線之影響 空乏型MOSFET其通道為崁入半導體,而非感應產生,如加上正GS,則可以把更多之電子吸入通道而增強通道;若加上負GS,則會將電子排出通道,空乏通道中之電荷載子,使通道變淺。 當負GS值往負的方向增加到某一電壓值,使得通道內之電荷完全空乏,即使有DS,iD亦降為零,此負GS值即為n通道空乏型MOSFET之臨界電壓Vt。 故空乏型MOSFET,以n通道為例,加正GS可以作為增強型操作;加負GS可以作空乏型操作,其iD-GS特性曲線可以說明其操作模式,如圖14-8所示,其中GS=0時之汲極飽和電流為IDSS,IDSS=KVt2。 圖14-8空乏型nMOSFET之iD-VGS特性曲線 圖14-9空乏型MOSFET之電路符號 JFET乃利用閘極與通道構成之pn接面反向偏壓來控制通道寬度,因而控制汲極到源極的電流。 當VGS≧0時,電壓VDS會使電流由汲極流到源極;當VGS<0時,閘極與通道接面空乏區擴張,通道變窄,iD下降,若VGS持續朝負的方向增加到某一電壓值,使得空乏區佔滿整個通道,通道內載子全部排出,此電壓即為臨界電壓Vt或夾止電壓(Pinch-offVoltage)VP。 若0>VGS>Vt且為定值,增加VDS,則閘極與通道間之反向偏壓,將由源極沿著通道逐漸增加,而以汲極端最高,故通道成錐形,當VGD<Vt<0時,將造成通道於汲極端被夾止(Pinch-off),使iD達到飽和,所以JFET的飽和區通常稱為夾止區(Pinch-offRegion)。 JFET不用電導參數K作為規格,而使用VGS=0時之飽和汲極電流IDSS做規格,其與K之間的關係為 IDSS=KVt2=KVp2(14-7) (a)n通道JFET之結構與操作(b)電路符號與識別 圖14-10n通道JFET 表14-10場效電晶體特性之總結 n通道 p通道 增強型 MOSFET 空乏型 MOSFET JFET 增強型 MOSFET 空乏型 MOSFET JFET 電路符號 Vt值 + - - - + + K IDSS/Vp2 IDSS/Vp2 啟動FET VGS>Vt VGS<Vt 操作於三極管區 VGD≧Vt或VDS≦VGS-Vt VGD≦Vt或VDS≧VGS-Vt 操作於飽和區 VGD≦Vt或VDS≧VGS-Vt VGD≧Vt或VDS≦VGS-Vt vDS,λ=1/VA 正 負 三極管區電流 iD=K[2(vGS-Vt)vDS-vDS2] 飽和區電流 iD=K(vGS-Vt)2(1+λvDS) rO 二.實習步驟 工作一: 輸出特性曲線 (1)使用CD4007MOS,按圖14-11接好電路。 (2)調整電源供應器使VD=10V且VG=0V,慢慢增加VGG,直到汲極測得可觀察之小電流ID(約數μA左右),此時之VG約為臨界電壓Vt。 (3)增加VG到較高之整數值電壓Vt’,以電壓表測量VD,將VD電壓減至1V或可測得ID之最小電壓(VDS,min)。 (4)依表14-2增加VD值,並量測對應之ID值,將所得結果填入表14-2中。 (5)VG增加1V,並重覆步驟(4)。 (6)將表14-2之數據,以VGS為參數、ID與VDS分別為Y與X軸,繪出NMOS之輸出特性曲線於圖14-12。 (7)利用表14-2之數據計算NMOS之K與Vt值,與步驟 (2)所測得之數據相差多少? (8)利用圖14-12中之曲線延伸,可測得VA電壓值,並計算每條曲線之電阻rO。 圖14-11測量NMOS輸出特性實驗電路 工作二: 輸出電阻 (1)仿照工作一步驟 (1)說明,按圖14-11接好電路。 (2)調整VGG與VDD使得VGS=VDS=5V,量取此時之ID1=。 (3)VGS固定,增加VDS至10V,此時ID2=,輸出電阻(10V-5V)/(ID2-ID1)=,此電阻與工作一所求得之值差多少? (4)以步驟(3)所得結果估測之NMOS的VA與λ值為多少? 三.實習結果 表14-2輸出特性曲線之ID實驗值 VDS(V) VGS(V) VDS,min 2 3 4 5 6 7 8 9 10 rO Vt’ Vt’+1 Vt’+2 Vt’+3 Vt’+4 Vt’+5 Vt實驗值=,Vt計算值=,Vt誤差=,K=,VA=。 圖14-12NMOS輸出特性曲線 實習14-2: 共源極放大器 一.相關原理 FET有共源極(CS)、共汲極(CD)、共閘極(CG)三種基本單級放大器,FET單級放大器之分析方法與BJT單極放大器相同,分析步驟: (1)求出FET放大器電路之直流偏壓點(DCBias)。 (2)計算小訊號等效電路所需之參數值(ro,gm…等)。 (3)繪出適當之ac小訊號等效電路: (a)將直流電流源斷路、電壓源短路(一般狀況下即接地)。 (b)FET以等效電路取代(π模型或T模型)。 (c)電路中之耦合與旁路電容以短路取代(低頻分析時則不可忽略),FET內部電容以開路取代(高頻分析時則不可忽略)。 (4)應用克希荷夫定律與歐姆定律分析等效電路以求出增益與輸出入阻抗等。 FET之ac小訊號等效電路有π模型與T模型兩種,分別如圖14-13與14-14所示: 表14-3三種FET基本放大器比較 接地端 輸入端 輸出端 特性 主要用途 共源極放大器 (CS) S G D 高輸入阻抗 高輸出阻抗 高增益(負) 高頻響應差 放大級 共汲極放大器 (源極隨耦器) (CD) D G S 高輸入阻抗 低輸出阻抗 增益接近1 輸出級 電壓隨耦器 共閘極放大器 (CG) G S D 低輸入阻抗 高輸出阻抗 高增益(正) 頻寬大 電流放大器 電流隨耦器 (a)不考慮通道調變效應(b)考慮通道調變效應(rO) 圖14-13FET的π等效電路模型 (a)不考慮通道調變效應(b)考慮通道調變效應(rO) 圖14-14FET的T等效電路模型 圖14-15為基本之共源極放大器電路,其中C1、C2為輸入與輸出耦合電容器,RL代表負載,其偏壓方式採用汲極對閘極回授方式,此種偏壓方式具有實用性與彈性之優點,如將源極直接接地而免用源極旁路電容器、保證FET在飽和時的正常工作、經由RG電阻所形成之負回授可以穩定偏壓點等。 二.實習步驟 (1)使用CD4007MOS,按圖14-15接妥電路。 (2)量測B點與C點之直流電壓,可得VG=V,VD=V,兩者電壓差VGD=V,為甚麼? 因為作為Amp.,所以VGD≦Vt (3)以函數產生器輸入1kHz之0.2Vp-p正弦波於A點,利用示波器測量A、C與D點之電壓波形及其峰對峰電壓值,記錄於表14-4中,並分別計算其電壓增益,兩者增益有何差異? 電壓波形間相位關係如何? (1)幾乎相同,C點有DCBias (2)相位相反 (4)在函數產生器與放大器A點間串接1MΩ電阻,函數產生器信號為10kHz之0.2Vp-p正弦波,測量A、C與D點之電壓波形及其峰對峰電壓值,記錄於表14-4中,並計算其電壓增益,與步驟(3)結果比較,差異擴大或縮小? 放大率變小 (5)測量A點之電壓、電流大小,並計算此放大器之輸入阻抗。 圖14-15共源極放大器實驗電路 三.結果數據 表14-4共源極放大器實驗結果與波形 輸入信號頻率1kHz,未串接電阻 輸入信號頻率10kHz,串接電阻 位置 電壓波形 Vp-p Av 電壓波形 Vp-p Av A 點 0.2V <0.2V C 點 <-1 <-1 D 點 <-1 <-1 實習14-3: 共汲極放大器源極隨耦器 一.相關原理 基本之共汲極放大器如圖14-16所示,源極隨耦器之電壓增益略小於1,通常使用於功率放大輸出級,對不失真訊號範圍較在意,造成失真之原因: FET在飽和區之電流平方特性,FET進入三極管區或截止區所致,由圖形分析或輸出波形之狀況可以判斷。 二.實習步驟 (1)使用CD4007MOS,按圖14-16接妥電路。 (2)以三用電表DCV檔測量C點之直流電壓VS=V,則此時VGS=V,VGD=V,操作在區。 (3)以函數產生器輸入10kHz之0.2Vp-p正弦波於A點,利用示波器測量A、C與D點之電壓波形及其峰對峰電壓值,記錄於表14-5中,並計算其電壓增益。 (4)示波器以雙軌顯示模式將A點與D點之信號重疊,慢慢增加輸入信號振幅,並注意輸出波形與增益之變化,求出最大不失真輸入信號值為gs=Vp-p。 (5)將輸入信號改成三角波,重覆步驟(3)、(4),此時輸出信號會有相位移之現象,為甚麼? 圖14-16源極隨耦器實驗電路 三.結果數據 表14-5共汲極放大器實驗結果與波形 輸入信號頻率10kHz,正弦波 輸入信號頻率10kHz,三角波 位置 電壓波形 Vp-p Av 電壓波形 Vp-p Av A 點 0.2 1 0.2 C 點 <1 <1 D 點 <1 <1 肆.問題討論 1. (1)FET與BJT之用途差別何在? 為甚麼? (2)增強型、空乏型MOSFET與JFET三種FET之主要用途各為何? 2. (1)實習14-2與14-3中,為何VG=VD? (2)實習14-2與14-3中,放大器皆採用汲極對閘極回授偏壓方式,試以圖形分析方式(輸出特性曲線與負載線)說明其優點。 3.耦合電容器有何功用? 其造成增益衰減之問題,有那些方法可以克服? 4.仿照表14-3之方式,比較BJT三種基本放大器與FET三種基本放大器間特性與端點等之異同處。 5.實習14-3中,gs太大將造成輸出波形失真,請就輸出波形與圖形分析說明其失真之原因。 6.實習14-1至14-3中之FET若改為CD4007MOS陣列中之PMOS,則其電路應為何? 對應之接腳接法為何,試繪圖說明。
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