DRAM与内存基础概念.docx

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DRAM与内存基础概念

SDRAM与内存基础概念

一、 SDRAM内存模组与基本结构

我们平时看到的SDRAM都是以模组形式出现，为什么要做成这种形式呢？

这首先要接触到两个概念：

物理Bank与芯片位宽。

PC133时代的168pinSDRAMDIMM

1、 物理Bank

传统内存系统为了保证CPU的正常工作，必须一次传输完CPU在一个传输周期内所需要的数据。

而CPU在一个传输周期能接受的数据容量就是CPU数据总线的位宽，单位是bit（位）。

当时控制内存与CPU之间数据交换的北桥芯片也因此将内存总线的数据位宽等同于CPU数据总线的位宽，而这个位宽就称之为物理Bank（PhysicalBank，下文简称P-Bank）的位宽。

所以，那时的内存必须要组织成P-Bank来与CPU打交道。

资格稍老的玩家应该还记得Pentium刚上市时，需要两条72pin的SIMM才能启动，因为一条72pin-SIMM只能提供32bit的位宽，不能满足Pentium的64bit数据总线的需要。

直到168pin-SDRAMDIMM上市后，才可以使用一条内存开机。

下面将通过芯片位宽的讲述来进一步解释P-Bank的概念。

不过要强调一点，P-Bank是SDRAM及以前传统内存家族的特有概念，在RDRAM中将以通道（Channel）取代，而对于像IntelE7500那样的并发式多通道DDR系统，传统的P-Bank概念也不适用。

2、 芯片位宽

上文已经讲到SDRAM内存系统必须要组成一个P-Bank的位宽，才能使CPU正常工作，那么这个P-Bank位宽怎么得到呢？

这就涉及到了内存芯片的结构。

每个内存芯片也有自己的位宽，即每个传输周期能提供的数据量。

理论上，完全可以做出一个位宽为64bit的芯片来满足P-Bank的需要，但这对技术的要求很高，在成本和实用性方面也都处于劣势。

所以芯片的位宽一般都较小。

台式机市场所用的SDRAM芯片位宽最高也就是16bit，常见的则是8bit。

这样，为了组成P-Bank所需的位宽，就需要多颗芯片并联工作。

对于16bit芯片，需要4颗（4×16bit=64bit）。

对于8bit芯片，则就需要8颗了。

以上就是芯片位宽、芯片数量与P-Bank的关系。

P-Bank其实就是一组内存芯片的集合，这个集合的容量不限，但这个集合的总位宽必须与CPU数据位宽相符。

随着计算机应用的发展，一个系统只有一个P-Bank已经不能满足容量的需要。

所以，芯片组开始可以支持多个P-Bank，一次选择一个P-Bank工作，这就有了芯片组支持多少（物理）Bank的说法。

而在Intel的定义中，则称P-Bank为行（Row），比如845G芯片组支持4个行，也就是说它支持4个P-Bank。

另外，在一些文档中，也把P-Bank称为Rank（列）。

回到开头的话题，DIMM是SDRAM集合形式的最终体现，每个DIMM至少包含一个P-Bank的芯片集合。

在目前的DIMM标准中，每个模组最多可以包含两个P-Bank的内存芯片集合，虽然理论上完全可以在一个DIMM上支持多个P-Bank，比如SDRAMDIMM就有4个芯片选择信号（ChipSelect，简称片选或CS），理论上可以控制4个P-Bank的芯片集合。

只是由于某种原因而没有这么去做。

比如设计难度、制造成本、芯片组的配合等。

至于DIMM的面数与P-Bank数量的关系，在2001年2月的专题中已经明确了，面数≠P-Bank数，只有在知道芯片位宽的情况下，才能确定P-Bank的数量，大度256MB内存就是明显一例，而这种情况在Registered模组中非常普遍。

有关内存模组的设计，将在后面的相关章节中继续探讨。

二、 SDRAM内存芯片的内部结构

1、逻辑Bank与芯片位宽

讲完SDRAM的外在形式，就该深入了解SDRAM的内部结构了。

这里主要的概念就是逻辑Bank。

简单地说，SDRAM的内部是一个存储阵列。

因为如果是管道式存储（就如排队买票），就很难做到随机访问了。

阵列就如同表格一样，将数据“填”进去，你可以它想象成一张表格。

和表格的检索原理一样，先指定一个行（Row），再指定一个列（Column），我们就可以准确地找到所需要的单元格，这就是内存芯片寻址的基本原理。

对于内存，这个单元格可称为存储单元,那么这个表格（存储阵列）叫什么呢？

它就是逻辑Bank（LogicalBank，下文简称L-Bank）。

由于技术、成本等原因，不可能只做一个全容量的L-Bank，而且最重要的是，由于SDRAM的工作原理限制，单一的L-Bank将会造成非常严重的寻址冲突，大幅降低内存效率（在后文中将详细讲述）。

所以人们在SDRAM内部分割成多个L-Bank，较早以前是两个，目前基本都是4个，这也是SDRAM规范中的最高L-Bank数量。

到了RDRAM则最多达到了32个，在最新DDR-Ⅱ的标准中，L-Bank的数量也提高到了8个。

这样，在进行寻址时就要先确定是哪个L-Bank，然后再在这个选定的L-Bank中选择相应的行与列进行寻址。

可见对内存的访问，一次只能是一个L-Bank工作，而每次与北桥交换的数据就是L-Bank存储阵列中一个“存储单元”的容量。

在某些厂商的表述中，将L-Bank中的存储单元称为Word（此处代表位的集合而不是字节的集合）。

L-Bank存储阵列示意图

从前文可知，SDRAM内存芯片一次传输率的数据量就是芯片位宽，那么这个存储单元的容量就是芯片的位宽（也是L-Bank的位宽），但要注意，这种关系也仅对SDRAM有效，原因将在下文中说明。

2、内存芯片的容量

现在我们应该清楚内存芯片的基本组织结构了。

那么内存的容量怎么计算呢？

显然，内存芯片的容量就是所有L-Bank中的存储单元的容量总合。

计算有多少个存储单元和计算表格中的单元数量的方法一样：

存储单元数量=行数×列数（得到一个L-Bank的存储单元数量）×L-Bank的数量

在很多内存产品介绍文档中，都会用M×W的方式来表示芯片的容量（或者说是芯片的规格/组织结构）。

M是该芯片中存储单元的总数，单位是兆（英文简写M，精确值是1048576，而不是1000000），W代表每个存储单元的容量，也就是SDRAM芯片的位宽（Width），单位是bit。

计算出来的芯片容量也是以bit为单位，但用户可以采用除以8的方法换算为字节（Byte）。

比如8M×8，这是一个8bit位宽芯片，有8M个存储单元，总容量是64Mbit（8MB）。

不过，M×W是最简单的表示方法。

下图则是某公司对自己内存芯片的容量表示方法，这可以说是最正规的形式之一。

业界正规的内存芯片容量表示方法

我们可以计算一下，结果可以发现这三个规格的容量都是128Mbits，只是由于位宽的变化引起了存储单元的数量变化。

从这个例子就也可以看出，在相同的总容量下，位宽可以采用多种不同的设计。

3、与芯片位宽相关的DIMM设计

为什么在相同的总容量下，位宽会有多种不同的设计呢？

这主要是为了满足不同领域的需要。

现在大家已经知道P-Bank的位宽是固定的，也就是说当芯片位宽确定下来后，一个P-Bank中芯片的个数也就自然确定了，而前文讲过P-Bank对芯片集合的位宽有要求，对芯片集合的容量则没有任何限制。

高位宽的芯片可以让DIMM的设计简单一些（因为所用的芯片少），但在芯片容量相同时，这种DIMM的容量就肯定比不上采用低位宽芯片的模组，因为后者在一个P-Bank中可以容纳更多的芯片。

比如上文中那个内存芯片容量标识图，容量都是128Mbit，合16MB。

如果DIMM采用双P-Bank+16bit芯片设计，那么只能容纳8颗芯片，计128MB。

但如果采用4bit位宽芯片，则可容纳32颗芯片，计512MB。

DIMM容量前后相差出4倍，可见芯片位宽对DIMM设计的重要性。

因此，8bit位宽芯片是桌面台式机上容量与成本之间平衡性较好的选择，所以在市场上也最为普及，而高于16bit位宽的芯片一般用在需要更大位宽的场合，如显卡等，至于4bit位宽芯片很明显非常适用于大容量内存应用领域，基本不会在标准的Unbuffered模组设计中出现。

三、 SDRAM的引脚与封装

内存芯片要想工作，必须要与内存控制器有所联系，同时对于一个电气元件，电源供应也是必不可少的，而且数据的传输要有一个时钟作为触发参考。

因此，SDRAM在封装时就要留出相应的引脚以供使用。

电源与时钟的引脚就不必多说了，现在我们可以想象一下，至少应该有哪些控制引脚呢？

我们从内存寻址的步骤缕下来就基本明白了，从中我们也就能了解内存工作的大体情况。

这里需要说明的是，与DIMM一样，SDRAM有着自己的业界设计规范，在一个容量标准下，SDRAM的引脚/信号标准不能只考虑一种位宽的设计，而是要顾及多种位宽，然后尽量给出一个通用的标准，小位宽的芯片也许会空出一些引脚，但高位宽的芯片可能就全部用上了。

不过容量不同时，设计标准也会有所不同，一般的容量越小的芯片所需要的引脚也就越小。

1、 首先，我们知道内存控制器要先确定一个P-Bank的芯片集合，然后才对这集合中的芯片进行寻址操作。

因此要有一个片选的信号，它一次选择一个P-Bank的芯片集（根据位宽的不同，数量也不同）。

被选中的芯片将同时接收或读取数据，所以要有一个片选信号。

2、 接下来是对所有被选中的芯片进行统一的L-Bank的寻址，目前SDRAM中L-Bank的数量最高为4个，所以需要两个L-Bank地址信号（22=4）。

3、 最后就是对被选中的芯片进行统一的行/列（存储单元）寻址。

地址线数量要根据芯片的组织结构分别设计了。

但在相同容量下，行数不变，只有列数会根据位宽的而变化，位宽越大，列数越少，因为所需的存储单元减少了。

4、 找到了存储单元后，被选中的芯片就要进行统一的数据传输，那么肯定要有与位宽相同数量的数据I/O通道才行，所以肯定要有相应数量的数据线引脚。

现在我们就基本知道了内存芯片的一些信号引脚，下图就是一个简单的SDRAM示意图，大家可以详细看看。

图注：

128Mbit芯片不同位宽的引脚图（NC代表未使用，-表示与内侧位宽设计相同）

根据SDRAM的官方规范，台式机上所用的SDRAM在不同容量下的各种位宽封装标准如下：

四、SDRAM的内部基本操作与工作时序

上文我们已经了解了SDRAM所用到的基本信号线路，下面就看看它们在SDRAM芯片内部是怎么“布置”的，并从这里开始深入了解内存的基本操作与过程，在这一节中我们将接触到有天书之称的时序图，但不要害怕，根据文中的指导慢慢理解，您肯定可以看懂它。

首先，我们先认识一下SDRAM的内部结构，然后再开始具体的讲述。

128Mbit（32M×4）SDRAM内部结构图

1、芯片初始化

可能很多人都想象不到，在SDRAM芯片内部还有一个逻辑控制单元，并且有一个模式寄存器为其提供控制参数。

因此，每次开机时SDRAM都要先对这个控制逻辑核心进行初始化。

有关预充电和刷新的含义在下文有讲述，关键的阶段就在于模式寄存器（MR，ModeRegister）的设置，简称MRS（MRSet），这一工作由北桥芯片在BIOS的控制下进行，寄存器的信息由地址线来提供。

SDRAM在开机时的初始化过程

SDRAM模式寄存器所控制的操作参数：

地址线提供不同的0/1信号来获得不同的参数。

在设置到MR之后，就开始了进入正常的工作状态，图中相关参数将结合下文具体讲述

2、行有效

初始化完成后，要想对一个L-Bank中的阵列进行寻址，首先就要确定行（Row），使之处于活动状态（Active），然后再确定列。

虽然之前要进行片选和L-Bank的定址，但它们与行有效可以同时进行。

行有效时序图

从图中可以看出，在CS#、L-Bank定址的同时，RAS（RowAddressStrobe，行地址选通脉冲）也处于有效状态。

此时An地址线则发送具体的行地址。

如图中是A0-A11，共有12个地址线，由于是二进制表示法，所以共有4096个行（212=4096），A0-A11的不同数值就确定了具体的行地址。

由于行有效的同时也是相应L-Bank有效，所以行有效也可称为L-Bank有效。

3、列读写

行地址确定之后，就要对列地址进行寻址了。

但是，地址线仍然是行地址所用的A0-A11（本例）。

没错，在SDRAM中，行地址与列地址线是共用的。

不过，读/写的命令是怎么发出的呢？

其实没有一个信号是发送读或写的明确命令的，而是通过芯片的可写状态的控制来达到读/写的目的。

显然WE#信号就是一个关键。

WE#无效时，当然就是读取命令。

SDRAM基本操作命令,通过各种控制/地址信号的组合来完成（H代表高电平，L代表低电平，X表示高低电平均没有影响）。

此表中，除了自刷新命令外，所有命令都是默认CKE有效。

对于自刷新命令，下文有详解

列寻址信号与读写命令是同时发出的。

虽然地址线与行寻址共用，但CAS（ColumnAddressStrobe，列地址选通脉冲）信号则可以区分开行与列寻址的不同，配合A0-A9，A11（本例）来确定具体的列地址。

读写操作示意图，读取命令与列地址一块发出（当WE#为低电平是即为写命令）

然而，在发送列读写命令时必须要与行有效命令有一个间隔，这个间隔被定义为tRCD，即RAStoCASDelay（RAS至CAS延迟），大家也可以理解为行选通周期，这应该是根据芯片存储阵列电子元件响应时间（从一种状态到另一种状态变化的过程）所制定的延迟。

tRCD是SDRAM的一个重要时序参数，可以通过主板BIOS经过北桥芯片进行调整，但不能超过厂商的预定范围。

广义的tRCD以时钟周期（tCK，ClockTime）数为单位，比如tRCD=2，就代表延迟周期为两个时钟周期，具体到确切的时间，则要根据时钟频率而定，对于PC100SDRAM，tRCD=2，代表20ns的延迟，对于PC133则为15ns。

tRCD=3的时序图

4、 数据输出（读）

在选定列地址后，就已经确定了具体的存储单元，剩下的事情就是数据通过数据I/O通道（DQ）输出到内存总线上了。

但是在CAS发出之后，仍要经过一定的时间才能有数据输出，从CAS与读取命令发出到第一笔数据输出的这段时间，被定义为CL（CASLatency，CAS潜伏期）。

由于CL只在读取时出现，所以CL又被称为读取潜伏期（RL，ReadLatency）。

CL的单位与tRCD一样，为时钟周期数，具体耗时由时钟频率决定。

不过，CAS并不是在经过CL周期之后才送达存储单元。

实际上CAS与RAS一样是瞬间到达的，但CAS的响应时间要更快一些。

为什么呢？

假设芯片位宽为n个bit，列数为c，那么一个行地址要选通n×c个存储体，而一个列地址只需选通n个存储体。

但存储体中晶体管的反应时间仍会造成数据不可能与CAS在同一上升沿触发，肯定要延后至少一个时钟周期。

由于芯片体积的原因，存储单元中的电容容量很小，所以信号要经过放大来保证其有效的识别性，这个放大/驱动工作由S-AMP负责，一个存储体对应一个S-AMP通道。

但它要有一个准备时间才能保证信号的发送强度（事前还要进行电压比较以进行逻辑电平的判断），因此从数据I/O总线上有数据输出之前的一个时钟上升沿开始，数据即已传向S-AMP，也就是说此时数据已经被触发，经过一定的驱动时间最终传向数据I/O总线进行输出，这段时间我们称之为tAC（AccessTimefromCLK，时钟触发后的访问时间）。

tAC的单位是ns，对于不同的频率各有不同的明确规定，但必须要小于一个时钟周期，否则会因访问时过长而使效率降低。

比如PC133的时钟周期为7.5ns，tAC则是5.4ns。

需要强调的是，每个数据在读取时都有tAC，包括在连续读取中，只是在进行第一个数据传输的同时就开始了第二个数据的tAC。

CL=2与tAC示意图

CL的数值不能超出芯片的设计规范，否则会导致内存的不稳定，甚至开不了机（超频的玩家应该有体会），而且它也不能在数据读取前临时更改。

CL周期在开机初始化过程中的MRS阶段进行设置，在BIOS中一般都允许用户对其调整，然后BIOS控制北桥芯片在开机时通过A4-A6地址线对MR中CL寄存器的信息进行更改。

不过，从存储体的结构图上可以看出，原本逻辑状态为1的电容在读取操作后，会因放电而变为逻辑0。

所以，以前的DRAM为了在关闭当前行时保证数据的可靠性，要对存储体中原有的信息进行重写，这个任务由数据所经过的刷新放大器来完成，它根据逻辑电平状态，将数据进行重写（逻辑0时就不重写），由于这个操作与数据的输出是同步进行互不冲突，所以不会产生新的重写延迟。

后来通过技术的改良，刷新放大器被取消，其功能由S-AMP取代，因为在读取时它会保持数据的逻辑状态，起到了一个Cache的作用，再次读取时由它直接发送即可，不用再进行新的寻址输出，此时数据重写操作则可在预充电阶段完成。

5、数据输入（写）

数据写入的操作也是在tRCD之后进行，但此时没有了CL（记住，CL只出现在读取操作中），行寻址与列寻址的时序图和上文一样，只是在列寻址时，WE#为有效状态。

数据写入的时序图

从图中可见，由于数据信号由控制端发出，输入时芯片无需做任何调校，只需直接传到数据输入寄存器中，然后再由写入驱动器进行对存储电容的充电操作，因此数据可以与CAS同时发送，也就是说写入延迟为0。

不过，数据并不是即时地写入存储电容，因为选通三极管（就如读取时一样）与电容的充电必须要有一段时间，所以数据的真正写入需要一定的周期。

为了保证数据的可靠写入，都会留出足够的写入/校正时间（tWR，WriteRecoveryTime），这个操作也被称作写回（WriteBack）。

tWR至少占用一个时钟周期或再多一点（时钟频率越高，tWR占用周期越多），有关它的影响将在下文进一步讲述。

6、突发长度

突发（Burst）是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输所涉及到存储单元（列）的数量就是突发长度（BurstLengths，简称BL）。

在目前，由于内存控制器一次读/写P-Bank位宽的数据，也就是8个字节，但是在现实中小于8个字节的数据很少见，所以一般都要经过多个周期进行数据的传输。

上文讲到的读/写操作，都是一次对一个存储单元进行寻址，如果要连续读/写就还要对当前存储单元的下一个单元进行寻址，也就是要不断的发送列地址与读/写命令（行地址不变，所以不用再对行寻址）。

虽然由于读/写延迟相同可以让数据的传输在I/O端是连续的，但它占用了大量的内存控制资源，在数据进行连续传输时无法输入新的命令，效率很低（早期的FPE/EDO内存就是以这种方式进行连续的数据传输）。

为此，人们开发了突发传输技术，只要指定起始列地址与突发长度，内存就会依次地自动对后面相应数量的存储单元进行读/写操作而不再需要控制器连续地提供列地址。

这样，除了第一笔数据的传输需要若干个周期（主要是之前的延迟，一般的是tRCD+CL）外，其后每个数据只需一个周期的即可获得。

在很多北桥芯片的介绍中都有类似于X-1-1-1的字样，就是指这个意思，其中的X代表就代表第一笔数据所用的周期数。

非突发连续读取模式：

不采用突发传输而是依次单独寻址，此时可等效于BL=1。

虽然可以让数据是连续的传输，但每次都要发送列地址与命令信息，控制资源占用极大

突发连续读取模式：

只要指定起始列地址与突发长度，寻址与数据的读取自动进行，而只要控制好两段突发读取命令的间隔周期（与BL相同）即可做到连续的突发传输

至于BL的数值，也是不能随便设或在数据进行传输前临时决定。

在上文讲到的初始化过程中的MRS阶段就要对BL进行设置。

目前可用的选项是1、2、4、8、全页（FullPage），常见的设定是4和8。

顺便说一下，BL能否更改与北桥芯片的设计有很大关系，不是每个北桥都能像调整CL那样来调整BL。

某些芯片组的BL是定死而不可改的，比如Intel芯片组的BL基本都为4，所以在相应的主板BIOS中也就不会有BL的设置选项。

而由于目前的SDRAM系统的数据传输是以64bit/周期进行，所以在一些BIOS也把BL用QWord（4字，即64bit）来表示。

如4QWord就是BL=4。

另外，在MRS阶段除了要设定BL数值之外，还要具体确定读/写操作的模式以及突发传输的模式。

突发读/突发写，表示读与写操作都是突发传输的，每次读/写操作持续BL所设定的长度，这也是常规的设定。

突发读/单一写，表示读操作是突发传输，写操作则只是一个个单独进行。

突发传输模式代表着突发周期内所涉及到的存储单元的传输顺序。

顺序传输是指从起始单元开始顺序读取。

假如BL=4，起始单元编号是n，顺序就是n、n+1、n+2、n+3。

交错传输就是打乱正常的顺序进行数据传输（比如第一个进行传输的单元是n，而第二个进行传输的单元是n+2而不是n+1），至于交错的规则在SDRAM规范中有详细的定义表，但在这此出于必要性与篇幅的考虑就不列出了。

7、预充电

由于SDRAM的寻址具体独占性，所以在进行完读写操作后，如果要对同一L-Bank的另一行进行寻址，就要将原来有效（工作）的行关闭，重新发送行/列地址。

L-Bank关闭现有工作行，准备打开新行的操作就是预充电（Precharge）。

预充电可以通过命令控制，也可以通过辅助设定让芯片在每次读写操作之后自动进行预充电。

实际上，预充电是一种对工作行中所有存储体进行数据重写，并对行地址进行复位，同时释放S-AMP（重新加入比较电压，一般是电容电压的1/2，以帮助判断读取数据的逻辑电平，因为S-AMP是通过一个参考电压与存储体位线电压的比较来判断逻辑值的），以准备新行的工作。

具体而言，就是将S-AMP中的数据回写，即使是没有工作过的存储体也会因行选通而使存储电容受到干扰，所以也需要S-AMP进行读后重写。

此时，电容的电量（或者说其产生的电压）将是判断逻辑状态的依据（读取时也需要），为此要设定一个临界值，一般为电容电量的1/2，超过它的为逻辑1，进行重写，否则为逻辑0，不进行重写（等于放电）。

为此，现在基本都将电容的另一端接入一个指定的电压（即1/2电容电压），而不是接地，以帮助重写时的比较与判断。

现在我们再回过头看看读写操作时的命令时序图，从中可以发现地址线A10控制着是否进行在读写之后当前L-Bank自动进行预充电，这就是上文所说的“辅助设定”。

而在单独的预充电命令中，A10则控制着是对指定的L-Bank还是所有的L-Bank（当有多个L-Bank处于有效/活动状态时）进行预充电，前者需要提供L-Bank的地址，后者只需将A10信号置于高电平。

在发出预充电命令之后，要经过一段时间才能允许发送RAS行有效命令打开新的工作行，这个间隔被称为tRP（PrechargecommandPeriod，预充电有效周期）。

和tRCD、CL一样，tRP的单位也是时钟周期数，具体值视时钟频率而定。

读取时预充电时序图：

图中设定：

CL=2、BL=4、tRP=2。

自动预充电时的开始时间与此图一样，只是没有了单独的预充电命令，并在发出读取命令时，A10地址线要设为高电平（允许自动预充电）。

可见控制好预充电启动时间很重要，它可以在读取操作结束后立刻进入新行的寻址，保证运行效率。

8、刷新

之所以称为DRAM，就是因为它要不断进行刷新（Refresh）才能保留住数据，因此它是DRAM最重要的操作。

刷新操作与预充电中重写的操作一样，都是用S-AMP先读再写。

但为什么有预充电操作还要进行刷新呢？

因为预充电是对一个或所有L-Bank中的工作行操作，并且是不定期的，而刷新则是有固定的周期，依次对所有行进行操作，以保留那些久久没经历重写的存储体中的数据。

但与所有L-Bank预充电不同的是，这里的行是指所有L-Bank中地址相同的行，而预充电中各L-Bank中的工作行地址并不是一定是相同的。

那么要隔多长时间重复一次刷新呢？

目前公认的标准是，存储体中电容的数据有效保存期上限是6