数字逻辑电路指导书.docx
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数字逻辑电路指导书
实验一门电路逻辑功能及测试
.实验目的
1熟悉门电路逻辑功能
2•熟悉数字电路学习机使用方法
二•实验仪器及材料
2.器件
74LS00
二输入端四与非门
1片
74LS08
二输入端四与门
1片
74LS86
二输入端四异或门
1片
74LS32
二输入端四或门
1片
三.实验内容
测试门电路逻辑功能
(例如74LS00)
VCC
14
1、在实验板14引脚区找到与非门74LS00芯片,
按右图接线,输入端接K0—K15(开关量输入
端任意两个),输出端接L0—L15(开关量输出任意一个
将电平开关按下表置位,分别测出其逻辑状态.
输入
输出
1
2
Y
0
0
0
1
1
0
1
1
2、按附录中引脚图接线,分别验证或门74LS32、与门74LS08、异或门74LS86的
逻辑功能
3、信号对门的控制作用
禾U用与非门控制输出.
用一片74LS00按图接线,
S接任一电平开关,用发光二极管观察
S对输出脉冲的控制作用.
四•实验报告
1•按各步聚要求填表。
2•回答问题:
(1)怎样判断门电路逻辑功能是否正常?
(2)与非门一端输入接连续脉冲,其余端什么状态时允许脉冲通过?
什么状态时禁止脉冲通过?
实验二组合逻辑电路(半加器、全加器及逻辑运算)
一、实验目的
1、掌握组合逻辑电路的功能测试
2、验证半加器和全加器的逻辑功能
二、实验器件
74LS00
二输入端四与非门
1片
74LS86
二输入端四异或门
1片
74LS32
二输入端四或门
1片
74LS08
二输入端四与门
1片
三、实验内容
1、测试用异或门(74LS86)和与非门组成的半加器的逻辑功能。
根据半加器的逻辑表达式可知,半加器Y是A、B的异或,
而进位Z是A、B相与。
故半加器可用一个集成异或门和二个与非门组成如右图
(1)在学习机上用异或门和与门接成以上电路。
A、B接电平开关Y、Z接电平显示。
(2)按下表要求改变A、B状态,填表
输入端
A
0
1
0
1
B
0
0
1
1
输出端
Y
Z
2、测试全加器的逻辑功能。
(1)
按右图接线,A、B、C接电平开关,
SO、C接发光二极管
(2)按下表要求改变A、B、C状态,填表
A
B
C
SO
CO
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
四、实验报告
(1)按要求填表
(2)分析如何使用适当的门电路实现半加器与全加器的功能
实验三译码器、数据选择器和总线驱动器
、实验目的
1、熟悉集成译码器。
2、了解集成译码器应用。
、实验仪器及材料
74LS138
3—8线译码器
2片
74LS153
双4选1数据选择器
1片
74LS244
单向三态数据缓冲器
1片
74LS245
双向三态数据缓冲器
1片
74LS20
四输入端二与门
1片
三、实验内容
1、译码器功能测试
、A1、
74LS138
(为
=X时,
图3.1为3—8线74LS138引脚图。
表3.1为74LS138功能表,其中A2
A0为地址输入端,丫°〜丫7为译码输出端,S1、S2、S3为使能端。
表3.1为功能表,当S1=1,S2+S3=0时,器件使能,地址码所指定的输出端有信号
0)输出,其它所有输出端均无信号(全为1)输出。
当S1=0,S2+S3或S1=x,S2+s=1时,译码器被禁止,所有输出同时为1。
f+5V
16
1
Vcc
15
Ao
Yo
2
A1
®
Y1
Y2
3
A2
Y3
Y4
4
10
S3
Y5
1
5
9
S2
Y6
6
S1
GND
Y7
丄
8
图3.13—8线译码器74LS138引脚图排列
表3.1
输入
输出
S2+S3
A2
A1
A0
丫0
丫1
丫2
丫3
丫4
¥
丫6
丫7
1
0
0
0
0
0
1
1
1
1
1
1
1
1
0
0
0
1
1
0
1
1
1
1
1
1
1
0
0
1
0
1
1
0
1
1
1
1
1
1
0
0
1
1
1
1
1
0
1
1
1
1
1
0
1
0
0
1
1
1
1
0
1
1
1
1
0
1
0
1
1
1
1
1
1
0
1
1
1
0
1
1
0
1
1
1
1
1
1
0
1
1
0
1
1
1
1
1
1
1
1
1
1
0
2、用一片74LS138和适当的与非门实现全减器的功能
(1)写出全减器的真值表
(2)画出实现其功能的逻辑电路图
3、用两片74LS138组合成一个4—16线译码器,理解3.2电路接线图,并进行实验验证逻辑功能
Y15
n
图3.2用两片74LS138组合成4/16译码器
4、数据选择器的测试及应用
(1)将双4选1数据选择器74LS153参照图3.3接线,测试其功能并填写功能表。
(2)用双4选1数据选择器74LS153实验全加器
a写出设计过程
b画出接线图
c验证逻辑功能
161514131211109I
Vcc2SAo2D32D22D12D02Q
74LS153
1A11D31D21D11Do1QGND
13458|
图3.374LS153引脚功能
5、总线驱动器74LS244、74LS245逻辑功能测试
74LS244是8路3态单向缓冲驱动也叫做总线驱动门电路或线驱动。
它有8个
三态驱动器,分成两组,分别由控制端1G和2G控制,可以增加信号的驱动能力,其引脚图与功能表如下:
74LS245为双向三态数据缓冲器,可以双向传输数据,具有双向三态功能,
其中G为控制端,DIR端控制驱动方向。
当G=0时:
DIR=1数据方向从左到右(输出允许)
DIR=O数据方向从右到左(输入允许)
74LS245引脚图与功能表如下:
DER—
A0'
A1—
A2——
A3—
A4
A5—
A6—
A7一GND—
219
3*16
417
516
674LS245|5
714
813
9n
10n
二陰四、
B3实验
昌5扌报告
一"跡1.画
出实
输入
数据传送
方向
G
DIR
L
L
BtA
L
H
AtB
H
X
高阻状态
验内容要求的接线图
2•总结译码器和数据选择与总线驱动器的使用体会
实验四时序逻辑电路触发器
一、实验目的
1、熟悉并掌握R-S,D触发器的构成,工作原理和功能测试方法
2、学会用D触发器构造寄存器、加1、减1计数器的方法。
二、实验器件
74LS00二输入端四与非门1片
74LS74双D触发器1片
74LS112双下降沿JK触发器1片
三、实验内容
1、基本R-S功能测试:
两个TTL与非门首尾相接构成的基本R-S的电路如图所示
(1)试按下面的顺序在Sd,Rd端加信号:
观察并记录Q、Q端的状
态。
将结果填入下表中,并说明其功能?
⑵当Sd,Rd都接低电平时,观察Q、Q端的状态。
当Rd,Sd同时由低电平跳
为高电平时,注意观察Q、Q端的状态,重复3~5次看Q,Q端的状态是否相同,以正确理解“不定”状态的含义。
2、维持一一阻塞型D触发器功能测试
双D型正边沿维持一一阻塞型触发器74LS74的逻辑符号如图所示。
图中
Sd,Rd端为异步置1端,置0端(或称异步置位,复位端)。
CP为时钟脉冲
端。
试按下面步骤做实验:
按图接线,改变输入端Sd、Rd、CP、D端,观察并记录输出端Qn、Qn-1
的状态并填表。
3、负边沿J-k触发器功能测试
双J-K负边沿触发器74LS112芯片的逻辑符号如图4.3所示。
自拟实验步骤
测试其功能,并将结果填入表4.3中。
若令J=K=1时,CP端加连续脉冲,
用双踪示波器观察Q~CP的波形,和DFF的D和Q端相连时观察到的Q端的波
形相比较,有何异同点?
(1)分别将D触发器和J-K触发器转换成T触发器,列出逻辑表达式,画出实验
电路图
(2)接入连续脉冲,观察各触发器CP及Q端波形,比较两者关系。
四、实验报告
3、4的实验步骤及表达式
1、整理实验数据并填表。
2、写出实验内容
3、画出实验4的电路图及相应表格。
实验五寄存器及其应用
、实验目的
通过实验进一步熟悉寄存器的工作原理,熟悉和了解寄存器芯片的功能测试及
其应用电路。
学会正确使用集成寄存器的电路。
、实验仪器及材料
74LS194
4位双向移位寄存器
2片
74LS00
四2输入与非门
1片
74LS373
8D型锁存器
1片
三、实验内容
1、移位寄存器功能测试
4位双向移位寄存器74LS194芯片的逻辑符号如图5.1所示。
芯片具有下述功能:
•具有4位串入、并入与并出结构。
•脉冲上升沿触发;可完成同步并入,串入左移位、右移位和保持等四种功能。
•有直接清零端Cr
图中D0~D3为并行输入端,Q0~Q3为并行输出端;Dsr,Dsl为右移,左移串行输
熟悉各引脚的功能,完成芯片的接线,测试
74LS194的功能,并将结果填入下表中。
表5.1
cr
MbMa
CP
DsrDsl
d0d1d2d3
Q0Q1Q2Q3
0
XX
X
XX
XXXX
1
XX
0
XX
XXXX
1
11
XX
d0d1d2d3
1
01
1X
XXXX
1
01
0X
XXXX
1
10
f
X1
XXXX
1
10
f
X0
XXXX
1
00
X
XX
XXXX
2、移位寄存器的应用
74LS194芯片构成的8位移位寄存器
用两片74LS194芯片构成的8位移位寄存器电路如图所示•当MbMa的取
值分别为(00,01,10,11)时逐一检测电路的功能,结果列成功能表的形式。
8位移位寄存器
3、验证8D锁存器的逻辑功能
74LS373是一种带输出三态门的8D锁存器,其芯片引脚图如下图
LSS78flWS
Vcci
|
8U
|.
7D
.1
7Q
|
64|
6D
|
60
|
f
G
|
20
L9
18
17
16
14
13
U
74
LB
87
3
1.
2
3
4
5
7
8
g
10
A
1
IQ
1
ID
1
2D
1
2Q
1
3Q
1
3B
1
4D
'I
4Q
1
GND
其中:
1D〜8D为8个输入端;1Q〜8Q为8个输出端
G为数据打入端:
当G为“1”是,锁存器输出状态(1Q〜8Q)同输入状态(1D〜8D)
当G由“1”变“0”,数据打入锁存器中。
OE为输出允许端:
当OE=0时,三态门打开;
当0E=1时,三态门关闭,输出呈高阻。
其功能表如下:
G
OE
Dn
Qn
H
L
H
H
H
L
L
L
L
L
X
Q
X
H
X
Z
实验六计数器MSI芯片的应用
、实验目的
学会正确使用计数器芯片,熟悉和了解其应用电路。
、实验仪器及材料
TTL芯片:
74LS160/161
十进制/十六进制冋步计数器
74LS00
四2输入与非门
74LS20
四输入双与非门
三、实验内容
为同步十六进制计数器。
带直接清除端的同步可预置数的计数器74LS160/161的逻辑符号如图6.1所示:
71011121314
26543
图6.174LS160/161逻辑符号
LD
置数端
清零端
S1S2工作方式端
Qcc进位信号
D0,D1,D2,D3数据输入端
QD,QC,QB,QA数据输出端
完成芯片的接线,测试74LS160
或74LS161芯片的功能,将结果填入表6.1中
3、任意进制计数器设计方法
cr
S1
S2
LD
CP
芯片功能
0
X
X
X
X
1
X
X
0
1
1
1
1
1
0
1
1
X
1
X
0
1
X
表6.174LS160/74LS161功能表
采用脉冲反馈法(称复位法或置位法)。
可用74LS160/74LS161组成任意模(M)计数器。
图A.B是用74LS161实现模6计数器的两种方案。
图(A)采用复位法。
即计数计到M异步清0。
图(B)采用置位法。
即计数计到M-1异步置0。
图A图B
当实现十以上进制计数器时可将多片级连使用。
图6.2是60进制计数的一种方案,
两片74LS160芯片构成的同步六十进制计数电路如图6.2所示。
(1)按图接线。
用点动脉冲作为CP的输入,74LS160(II)、(I)的输出端QD、QC、
QB、QA分别接学习机上七段LED数码管的输入端。
观察在点动脉冲作用下,数
码管显示的数字变化。
(2)图6.2接线是否正确,若不正确如何改正,并分析为什么?
图6.2六十进制计数电路
3、除图6.2所示六十进制计数电路之外,请用两片74LS161芯片实现六十进制计数电路•试画出电路接线图,并用实验验证其功能。
L
i
⑨⑧⑤
1电源:
输入:
AC220V二10%
输出:
DC5V/3A,DC士12V/0.5A
2单脉冲:
有四路单脉冲电路,每路产生一个宽的正单脉冲和一个窄的正单脉冲,其中二路在
产生正脉冲的同时还产生一个负脉冲。
宽单脉冲的和负脉冲的宽度与按下按键的时间一致,
窄单脉冲宽度与输入的时钟信号相等。
按下一个按键,能够在四个输岀上各产生一个窄单
脉冲,四个单脉冲依次相差一个时钟周期。
3固定脉冲:
有9路固定频率的方波1HZ、10HZ、100HZ、1KHZ、10KHZ、50KHZ、100KHZ、500KHZ、1MHZ
4连续脉冲:
可产生10HZ—10KHZ连续可调方波。
516位开关量输入区:
可输出“0”“1”电平,同时带有电平指示,当开关置“1”电平时,
对应的指示灯亮,开关置“0”电平时,对应的指示灯灭,开关状态一目了然。
616位开关量输出区:
由红、绿、黄、白16只LED及驱动电路组成。
当正逻辑“1”电平输入时LED点亮,反之LED熄灭。
7数字显示:
由6位7段LED数码管及二一十六进制译码器组成。
供数字钟日历等实验显示。
8小喇叭及驱动电路。
提供时钟报时、报警、音乐用等发声装置。
9四组BCD码拨码盘,可产生四组BCD码数字信号。
10液晶显示频率计:
用作频率测量。
(11)分立元件区:
提供电阻、电容接插区,方便扩展
2面包板:
提供16只IC园孔插座(2只8芯,8只14芯,6只16芯,4只20芯),另提供一个40芯的锁紧插座,用于部分扩展实验,如A/D或D/A等。
(13)电位器组:
内置10K、22K、100K电位器,作可变电阻用。
附录H常用集成电路引脚图
2.74LS02
1.74LS00
11-
10卜
9■
-8,
ZL
卩
L
1
1
匚
丿
4-
5一
6L
-7-
Vcc4B4A4Y3B3A3Y
1A1B1Y2A2B2YGND
Vcc4Y4B4A3Y3B3A
1Y1A1B2Y2A2BGND
4.74LS08
1_1
0_9
一8—
1
「16
—7L
3.74LS04
Vcc6A6Y5A5Y4A4Y
1A1Y2A2Y3A3YGND
5.74LS20
1A1BNC1C1D1YGND
Vcc4B4A4Y3B3A3Y
1A1B1Y2A2B2YGND
6.74LS32
Vcc4B4A4Y3B3A3Y
1A1B1Y2A2B2YGND
7.74LS161
74LS161工作状态
进位
Vcc输出QAQBQCQDET置数
L16」15口14口13|_
12
J11口10匚9r
COQAQB
QCQDET
CLR
LOAD
>
CLKAB
C
DEP
H1
34卜‘5
8p
清除时钟ABCDEPGND
输入
输出
工作
清除
置数
时钟
使能
QAQBQCQD
进位输出
EP
ET
H
H
H
H
—!
—
计数
H
L
T
X
X
ABCD
「—
数据预置
I
L
X
X
X
X
LLLL
—
清除
H
X
X
X
H
HHHH
H
J"L
—
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