FPGA可重构测量仪器功能由用户定义.docx
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FPGA可重构测量仪器功能由用户定义
Hindawi出版公司
EURASIP应用信号处理杂志上
文章ID84340卷2006年,Pages1-14
DOI10.1155/ASP/2006/84340
FPGA可重构测量仪器功能由用户定义
Guo-RueyTsaiandMin-ChuanLin
昆山科技大学电子工程系,台湾
收到了2004年10月2日,修订后的2005年3月5日,接受了2005年5月25日。
使用现场可编程门阵列(FPGA)和嵌入式software-core处理器和/或数字信号处理器核心,我们能够建立一个测量仪器硬件的内核,可以满足常见的电子测量和测试需求。
我们把这种方法叫做software-definedinstrumentation(SDI)。
通过适当地配置,我们使用了硬件内核实现一个n沟道任意波形发生器以及各种附加功能,宽带和精确的网络分析仪,高速信号数字化仪,实时扫描频谱分析仪。
通过适当地重新配置硬件内核,SDI的概念可以很容易地应对快速变化的user-application-specified需求测量和测试市场。
版权©2006Hindawi出版公司。
保留所有权利。
1、介绍
随着FPGA力量的增长[1、2],我们发现自己能够设计、模拟、分析、甚至与application-specified模拟更复杂的嵌入式处理器和/或数字信号处理器核心。
从SDI概念的角度[3],测量过程中减少信号激励,捕捉,调节、处理和输出显示中所示图1[4]。
图2说明了传统仪器技术依赖于数字信号处理器,处理器单元,虚拟仪器,application-specified集成电路(ASIC),或FPGA负责信号调节和信号处理的责任。
仪器市场支离破碎,因为仪器专业硬件服务成千上万的稍微不同的测试应用程序。
事实上,传统的测量仪器的分类(如电压表、频率计数器,函数发生器,示波器,信号分析仪等)已经变得模糊,而且在某种程度上可以被替换为一个可重构硬件,硬件内核。
可以重新配置硬件内核软件实现指定的测量仪。
这样的软件定义体系结构概念应用于电路的水平,我们有两个优点。
首先,它可以大大减少在混合信号硬件组件的设计。
这就可能意味着可以实现soc芯片尺寸的更小化。
第二,由于温度的依赖、老化、制造公差等等,它可以提供自动调整或补偿电路元件的变化。
目前高性能FPGA装备有丰富的片上存储器,包括块RAM和分布式内存。
因此,使用table-lookup算法逻辑电路或system-on-chip嵌入式处理器应用程序可以利用改进的片上存储器降解速度由于外部芯片的互连然后提高整个系统的性能。
在一个single-hardware-core架构,实现仪器只能以软件方式调整仪器的功能和应用他们指定的应用领域。
在第2部分中,我们说明了系统架构提出了硬件的内核。
在第3部分,我们介绍五种可能的仪器设计算法的SDI哲学:
多通道任意函数发生器,直流传输曲线示踪,瞬态响应分析仪、稳态网络分析仪和实时频谱分析仪。
在第4、5、6、7部分我们将演示实际实现四个信号处理设备:
一个n沟道任意波形发生器各种附加功能[5],宽带和精确的阶段探测器[6]、高速信号取样器由多个路径算法[7],和全数字实时频谱分析仪[8]。
在第八部分,一个灵活的重配置方法SDI系统。
最后,我们已经进入一个结论。
2、可重构硬件内核仪器
图3说明了该硬件内核体系结构。
除了FPGA,我们需要其他ASIC芯片处理模拟信号。
为了测量时间、频率和相位响应的测试设备(DUT),我们需要以下功能模块:
数模转换器,波形放大器、模拟-数字转换器,波形卷笔刀,相位侦测器,硬件的峰值/槽探测器和人类输入设备(强度)。
最初的刺激信号由FPGA以数字形式产生。
对于模拟刺激信号的要求,它必须通过数模转换器转换、通过低通滤波器过滤和整形,并通过放大器放大或衰减或直流偏移量。
令人兴奋的信号的振幅通过调整实现自动增益控制,由FPGA-generating可编程增益调整(PGA)信号实现。
我们还需要信号捕获和数字化模块。
DUT的输出信号可以是数字或模拟。
后者需要捕获和数字化模拟数字转换器。
为了满足模数l转换器的输入信号限制,输出模拟信号的信号增益仍需要被FPGA生成的PGA信号控制。
我们需要检测不可避免的DUT输入和输出信号之间的相位漂移。
通过波形磨电路,我们可以将定期模拟信号转换为方波。
可以从相位差区别方波的工作周期。
责任周期通过FPGA和ASIC芯片计算。
阶段检测的过程如图4所示。
计算正弦波激励和响应放大系数,我们需要提取电路峰值检测两个峰值间的值而得到它们之间的商。
从数据数组,FPGA的嵌入式处理器取出高峰值(最大值或最小值)进行进一步处理。
所有的人类(藏)操纵和接口设备测试数据显示每个仪器的基本接口。
提出硬件内核包括以下强度:
推轮开关、led、文本液晶图形显示STN/LCD或彩色TFT液晶显示器、键盘、触摸板,示波器信号驱动程序。
flash内存可用于存储正弦,日志,或其他数学函数查找表如兴奋信号生成和缓解快速数据操作。
这个系统可以在联机模式下运行,个人电脑(PC)可以控制和沟通。
没有电脑,这个系统也是一个独立的设备离线操作显示面板组件和液体晶显示器(LCD)。
我们设计了控制器的面板和液晶控制器使用嵌入式处理器。
在线操作,我们可以设计一个个人电脑的发展平台与强大的图形界面(GUI)和单位数学函数包,可以支持Matlab或虚拟仪器。
另一方面,硬件内核应该有一些在线操作接口,如USB、SPI、UART与PC机进行通信。
3、可重构工具
与完整的硬件内核架构,我们可以配置FPGA与必要的功能规范对于不同测量环境和需求。
这里我们介绍五种SDI设计算法指定的应用程序。
3.1、任意波形发生器
利用直接数字合成器(DDS)[2、9-11]的算法,我们可以生成任何周期函数具有任意频率、振幅、波形。
如图5中所示,函数波形加载flash内置内存,并且当驱动时将直接加载到RAM中的FPGA。
波形的频率可以设置系统时钟的一半。
使用32位相位累加器可以达到0.02赫兹的频率分辨率。
FPGA的嵌入式8−位处理器负责控制强度和频率和振幅的计算。
安排如图6所示,我们重组DDS数据处理路径和生成两个渠道的调频,点,移频键控、相移键控信号。
第4部分将描述一个n沟道任意波形发电机和各种附加功能的细节。
3.2、直流传递函数分析仪
我们使用一个传递函数分析仪来分析输入和输出信号之间的传递函数,我们可以观察测量传感器/变送器的线性特征。
输入/输出转移曲线测量与电子电路DUT特性至关重要。
在图7中安排FPGA软件设计流程,我们可以给直流传输函数分析仪配置该硬件内核。
3.3、稳态网络分析仪
硬件内核如图3所示,当使用DDS技术产生正弦波,并检索阶段和DUT的峰值响应,我们可以收集表格数据系统的频率响应。
频率响应谱可以由计算表格数据对数的嵌入式处理器和彩色图形液晶显示器显示。
我们也可以上传数据数组来电脑进行进一步处理。
第五节将描述基于FPGA的宽带和精确的网络分析仪细节。
3.4、瞬态分析
提出了任意函数发生器产生同步的周期性信号所需的刺激信号送入DUT,我们将需要进一步的瞬态分析的时间响应输出,如图8所示。
克服低采样率的模拟-数字转换器,提出了一种多通道算法。
第6节将描述一个基于FPGA细节的多通道算法数字化仪。
我们没空可以有效的采样率。
当给出的令人兴奋的信号设计和周期性变化的频宽比方波,阶跃响应分析仪建立了。
如果一个FPGA内置FFT算法,硬件内核将配置为一个基于软件的光谱分析仪。
3.5、实时频谱分析仪
图9展示了一个实时扫描频谱分析仪使用固定中频滤波器和一个全面的本地振荡器(LO)。
混频器的输出包含输入信号,LO信号,金额和区别这两个信号,以及各种其他频率成分。
如果我们知道LO频率,然后通过发送这些频率成分通过一个狭窄的中频滤波器,我们可以确定两个振幅和未知输入信号的频率。
每当这些组件属于中频滤波器带宽,交流电压,输入信号的振幅有关。
这种交流电压转换为直流电压包络检波器,结果显示在屏幕的y轴。
通过HDL编码或示意图,我们可以实现搅拌机,狭窄的中频滤波器,包络检波器,电压控制振荡器(VCO),和其他处理算法同样的FPGA芯片。
第7节将描述一个FPGA实时扫描频谱分析仪的设计细节。
下一节描述发达n沟道任意波形发生器与各种附加功能。
4、n沟道任意波形发生器各种附加功能[5]
4.1、DDS波形发生器
DDS是最受欢迎的技术合成交流激励信号的仪器,测量和数字通信。
生成合成波形的DDS技术具有以下优点:
高频率分辨率、精确的频率控制和低复杂性。
图10显示了DDS方块图简化[9]。
利用传统一览表DDS的算法,我们不需要生成正弦和余弦函数,都可以实现预期的功能与规模较小的内存表的大小。
我们可以实现和所有必要的数字逻辑电路查找内存中相同的FPGA芯片,以便更好的性能可以通过避免interchip连接(3、10)。
生成所需的模拟信号,商业可以采用数模转换器(DAC)。
低通滤波器过滤器(具有)需要滤除高频噪声。
整个仪器系统包括一个PC平台,通用串行总线控制器、FPGA波形合成器和DAC/滤波器输出缓冲区,如图11所示。
电脑系统开发平台,负责任意函数波形编辑,预览,编码,查找数据下载,编码和解码的USB命令。
多个操作窗口和GUI应用程序编码通过VisualBasic语言。
通用串行总线控制器将处理PC平台和FPGA芯片之间的消息交换。
的柏树利用ez-usb控制器芯片的个人电脑与通信FPGA。
它提供了一些DLL文件,可以调用与VisualBasic,VisualC语言,和/或虚拟仪器程序在PC平台,和简化了设计信息交换和传输控制GUI窗口。
除了并行接口,我们也可以使用SPI或I2C技术之间的USB通信控制器和FPGA保存针的FPGA资源。
plug-n-play财产的USB接口,一个电脑可以同时用于开发许多AWG仪器。
4.2、FPGA实现
FPGA用于合成指定的函数波形。
我们采用Xilinx斯巴达IIXC2S200PQ208Figure10:
直接数字合成器的简化框图。
提供同步RAM芯片上真正的单一端口阻塞。
总的可用内存大小是每秒56比特。
FPGA芯片配置分为四个主要部分:
联合控制器吗
USB和FPGA之间,静态存储器(RAM)块,剩余SRAM控制器和控制逻辑。
SRAM是利用内置的和可下载的查找表。
装入的查找表也可以用于指定波形输出直接或内建自测目的仪器本身。
加上nDACs一起,我们可以重新配置SRAM容量nn沟道模拟信号的部件输出。
在本例中,我们使用1到56个通道输出kbit/通道。
在PC平台上,您可以下载每个通道波形。
采用50兆赫时钟频率和32位相位累加器字长,我们有一个0.01164赫兹的频率分辨率。
4.3、函数的直
整合后的所有接口软件、固件和硬件,仪器能负担得起典型的根本输出波形,如正弦波、广场和三角形功能。
我们也可以编辑任何数学方程编辑窗口和输出波形。
典型的调制波形,例如,调频,和其他人,可以编辑提前和存储在波形的银行。
你可以从波形选择任何你喜欢的银行和自由输出到任何想要的通道。
该工具还提供了分段线性函数输出与多个数据点定期。
与更大的片上存储器容量选择FPGA查找表的使用,我们可以灵活扩展输出通道数字或改善波形的决议。
可编程性的PC开发平台,我们可以独立个人渠道输出波形,或生成混合波形,这是一个线性的结合其他几个渠道之一。
此外,我们可以产生一系列n沟道波形,它显示了一些与群体相关的特殊功能应用程序的目的。
图12显示了典型的仪器的输出结果。
图13(a)、(b)显示两个清晰的频率范围1kHz正弦波形由这台仪器单独和安捷伦33120信号发生器。
我们几乎相同的波形质量。
4.4、附加功能
仪器还为高级定制的波形的一代提供了一个算法。
采取一种定制的移频键控信号发生器为例,你可以输入或编辑一个调制比特流在PC平台上,和下载到FPGA芯片的存储器。
处理一个预设移频键控控制代码,我们可以结合两个比特流通道和正弦波通道来生成所需的移频键控信号。
图14显示了信号生成定制的流。
该算法从正弦波和接收数据分段线性发电机,分别决定了频率为“1”和“0”可以控制蓄电池相位增量生成器和构造设计的移频键控信号。
AM-ASK控制代码可以编码的生成设计AM-ASK信号通过相同的方法。
保留输入端口,外部移频键控控制代码IP可以直接输入,生成设计独立的移频键控信号波形的仪器。
5、宽带和精确的相位检测器
基于FPGA的嵌入式处理器[6]我们可以使用乘数相位侦测器[4]或对数放大器来实现相位检测器。
但这两种方法都是混合模式类型和不适合系统芯片(SoC)的设计在全数字类型。
有存在几个数字相位侦测器设计方法,如EXOR阶段检测器,JK触发器阶段检测器,相位频率检测器,尼奎斯特速率阶段检测器,zero-crossing阶段检测器,检测器(12、13)希伯特转换阶段。
但他们都只适合一些指定的窄带频率范围。
检测阶段另一个频率范围,我们必须修改阶段检测和计算电路,以满足必要的要求,然后能够得到相位差的精确值。
5.1、全数字相位侦测器
该阶段检测器是一种全数字的方法测量两个信号的相位差与相同的的频率。
采集控制电路的信号频率在FPGA的嵌入式处理器和计算数据FPGA,我们可以自适应调整采样时钟,这是用于测量脉冲周期。
这一阶段检测器自动检测和调整采样时钟没有电路的修改。
单位投资信托的修改。
图15展示了全数字自适应相位检测算法,包括输入信号的频率恢复电路、采样时钟发生器和all-digital相位探测器。
的采样时钟,Ts,收入的函数信号频率(fs)和阶段分辨率(Δp)。
Pd,相位值的功能两个采样周期(Ts)和脉冲持续时间的阶段差异(ΔPt):
Ts=f(fs,Δp),
(1)
Pd=f(Ts,ΔPt).
(2)
从
(1),我们必须把输入信号的频率和所需的阶段解决,然后把它们可编程fractional-N频率合成器。
最后,我们所需的采样时钟相位检测。
结合采样时钟和一个特别设计的计数器算法,我们可以得到一个相位差值8到12位
(2)。
5.2、FPGA实现
我们设计整个系统提出阶段为指定的网络分析仪测量方法应用以及使用FPGA实现它,如图5所示。
从操作的角度来看,我们有USB接口电脑在线操作,独立的离线控制和嵌入式处理器。
DDS-powered函数发生器用于扫描刺激信号发生器和取样时钟发生器。
全数字锁相环(PLL)可编程除以n模块用于阶段无法控制的随机输入信号检测。
和一个液晶显示控制器还包括独立使用显示。
利用DDS的算法,我们可以生成任何周期函数和任意波形频率、振幅和波形。
FPGA的嵌入式8位处理器Figure13:
显示1kHz正弦频谱对比(a)可重构工具和(b)安捷伦33120a信号发生器。
安捷伦54622d光谱显示。
负责控制USB通信和计算频率,振幅,采样时钟。
当DUT的输入信号不是生成的系统函数发生器,但来自其他不可控信号源,我们使用全数字锁相循环和fractional-N频率合成器[14],如图16所示,输入信号的频率和恢复生成所需的采样时钟。
以满足需求精确的分辨率,可编程scale-factor-N分配器必须生成所需的计数时钟计算相位差的持续时间。
由计数器、全数字相位检测器可以输出8-12位数字信号相位计算的要求相位分辨率和连续处理电路。
5.3、性能分析
表1列出了比较测量阶段的差异RC电路从10到10kHz的安捷伦54621a示波器和我们提出的方法,分别。
从结果,很明显,我们提出的方法是准确的足够的,测量频率范围是相对的没有指定的参数调整和进一步广泛特殊的逻辑电路。
当我们采用自动扫描刺激信号发生器,它是由电脑控制,生成输入信号,由虚拟仪器程序收集和分析数据,我们有振幅和相位响应所示图17。
很明显,而精确的测量在一个宽的频率范围。
它支持我们的提议方法适用于全数字SoC系统实现。
表1:
比较RC电路的测量阶段的差异
图17:
自动扫描rc电路频率响应:
系统。
6、高速信号取样器多路径算法[7]
为实现A/D转换器为纯数字芯片,delta-sigmaD/A算法必须建在一起工作特别行政区,flash,或其他类型的A/D算法。
缓慢的delta-sigmaD/A算法的转化率是主要限制整个捕获宽带周期信号的A/D转换器。
6.1、多通道的方法
根据抽样理论,我们需要一个采样率最伟大的信号频率的两倍,这样之后可以重构原信号采样。
采样率越高,就越完成信号重建。
一个周期性的信号,如果我们定期采样信号的频率可以更大或更少比信号频率与采样装置,我们可以得到一组采样信号值。
然后,我们需要修复时间tshift转变计算如下:
Δtshift=(抽样−时间)/n,(3)
其中n是一个整数。
我们可以反复和同步得到n组采样信号值,并将它们存储到在FPGA嵌入式内存。
图18展示了提出了多路采样算法。
通过这种方式,明显的采样率是n倍非实时采样率。
如果n是足够大的,我们可以克服实时采样率和较低的问题获得更多满意的信号重建。
6.2、FPGA实现
我们使用一个FPGA芯片,一个RC电路、一个LF398样本/芯片,LM319比较器芯片来实现多通道的方法,如图19所示。
内置的DDS任意波形发生器用于生成所需的周期信号波形的数据流存储在
波形数据表。
外部R-2R电路用于将数字数据流转换为连续的模拟信号。
来验证捕获的信号质量,直接绕过输出信号拿到样品/芯片,我们可以比较原始和捕获的信号。
通过比较器芯片,输出信号之间的比较结果样品/芯片和RC电路输出信号送入特区A/D转换器。
delta-sigmaD/A转换器输出比特流RC电路,然后带电输出信号送入比较器芯片。
内部DDS模块提供了必要的同步信号重复抽样。
如果测试信号来自其他信号源,我们需要全数字锁相环(ADPLL)模块对信号同步和定时(图16)控制。
内存控制器负责存储和数字数据流的传输。
贸易发展局信号器是用于信号重建。
接口电路可用于PC通信和数据传输控制器。
6.3。
系统性能
在这个演示中,我们使用系统时钟频率的50MHz。
我们使用DDS模块产生一个正弦波与100kHz的频率刺激信号。
从RC电路的阶跃响应,如图20所示,我们有151μs稳态上升时间和136μs下降时间。
通过评估,特区的最小转换时间ADC是大约160μs。
换句话说,实时最大信号捕获采样速度为8量子位约780赫兹。
根据计算公式的实时采样率delta-sigmaD/A转换器,显示如下所示,我们有实时采样率760赫兹ADC-bit=8和F=15:
SR=50MHz/【2ˆ(ADCbit+1)×(F+1)×ADC-bit】.(4)
图21显示了原始输入的比较100千赫正弦波和捕获的信号提出了信号捕获者。
捕获的信号有256个样本分时期。
我们可以发现信号重建相当令人满意的。
我们演示了一个超高速信号捕获者基于单个FPGA芯片。
多路径算法提高了采样率760赫兹实时采样率高达25.6MHz明显采样率。
为进一步的应用,我们可以使用这个设计测量设备的瞬态响应测试。
7、全数字实时频谱分析仪[8]
频谱分析仪是用于分析被测信号的频率成分。
通过数学计算,传统的快速傅里叶变换(FFT)可以把时域波形改变成频域波形的的信号,成为光谱的关键技术分析器。
扫频技术相结合数字技术也用于实现频谱分析[15]。
一般来说,FFT技术的分析精度基本上是比扫频率的技术配备数字中频滤波器。
从观点的动态范围的影响,FFT技术也变得更糟。
对于较小的频率范围,FFT技术更好的处理速度,但对更广泛的频率范围更糟糕。
数字形式的智慧财产(IP),可以映射到单个FPGA芯片,我们设计一个实时频谱分析仪。
实时扫描频谱分析仪的系统功能框图如图22所示。
7.1。
操作理论
混合机用于被测信号和结合起来全面的本地振荡器产生的信号(LO)。
搅拌机是一个乘法器电路,因此是一个振幅调制信号的输出。
根据三角代数的公式,我们有和频率和不同频率的信号,见以下表达式:
sin(2πf0t)×sin(2πfin)
=1/2cos2π(f0−fin)t−1/2cos2π(f0+fin)t,(5)
其中,f0是LO的频率,fin是输入信号的频率。
有限脉冲响应的带通滤波器中央频率是fIF=f0+fin.(6)
当AM信号传递到滤波器,同频带的滤波器频带会议能够通过。
下面的峰值检波器可以传递信号的振幅,将示波器的x-y模式所示。
如果我们解决LO频率,那么我们必须调整冷杉滤波器的中心频率自适应正确检测被测信号的频率成分。
自适应中央频率必须满足(6)。
似乎中频滤波器用自适应中心频率从成本,准确性,速度的观点是不切实际的。
相比之下,保持滤波器的中心频率固定,席卷LO线性或对数频率,我们有以下关系:
f0=fIF−fin,(7)
其中改变fIF频率是检测到的信号可能的频率组件。
7.2。
FPGA实现
我们使用软硬件合作设计和聚集有关方法设计一个实时频谱分析仪的核心,可以建在一个实时电力谐波分析仪。
首先,我们使用仿真软件(Matlab)功能块建立一个扫描光谱面临系统,如图23。
在同一时间,我们Xilinx系统发电机DSP集成块库[16]仿真软件。
与这些库模块,我们可以刺激总系统和生成配置相应的FPGA芯片这样我们可以执行硬件验证。
软件可以通过仿真软件进行仿真或ModelSimRTLsimulation。
XilinxChipScope用于执行硬件仿真和调试。
在这里,除了ADC和DAC的设备,我们设计了一种全数字频谱分析仪,我们使用数字乘数混合器,等波纹技术来实现冷杉带通滤波器。
等波纹技术可使减毒带频率响应的滤波器一视同仁光滑和优化滤波器设计。
7.3。
系统性能
我们可以在相同的FPGA实现多个冷杉过滤器芯片。
在这里,我们展示三个不同的中央频率过滤器分别是1kHz,100kHz,和1MHz。
表2显示了他们的分析性能。
X-spacing是20赫兹和y轴表示组件振幅如图24。
我们注意到奇怪谐波的山峰像10赫兹,30Hz,50赫兹,和70赫兹清楚地显示出来。
相对振幅比率与预期通过FFT计算是一样的。
分辨率最高的检测来验证分析2kHz的频率滤波器的中心频率1kHz,我们输入AM信号的载频2千赫和调制20赫兹的频率。
图25显示了光谱检测。
在图25中,中央频率2000赫兹,左边的频率和1980赫兹的频率不同,和正确的频率和2020赫兹的频率。
X-spacing是20赫兹。
我们可以很容易的区分少于20赫兹决议的不同频率成分。
提出了数字IP可以分析的频率跨度范围从10赫兹至2MHz。
它可以灵活运用FPGA实时数字信号处理的应用程序,可视化等信号分析、噪声监测、测试和测量的音乐工作室,声音噪声过程,声音指令解释器,语音阅读,和助听器的设计。
图18:
多通道了算法
图19:
FPGA数字信号捕获者
图20:
delta-sigmaD/A转换器的阶跃响应
图21:
比较原始和捕获的100kHz正弦波
图24:
分析输入方波信号的谱段10赫兹
图25:
检测谱是信号的载频2kHz和调制20赫兹的频率
8、灵活的可重构SDI系统设计
FPGA的配置可以由一个联机或脱机过程[17-19]。
可动态重新配置的SDI系统如图1所示。
在线过程,我们需要一个PC(个人电脑)连接满足梦的数据交换和在线重新配置。
比特流的预存储配置文件指定的函数可以用来通过控制CPLD(复杂可编程逻辑器件)重新配置FPGA。
供电后,系统将作为一种新的工具运行。
PC平台能够执行先进的
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