基于数字锁相环的同步倍频器设计.docx
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基于数字锁相环的同步倍频器设计.docx
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基于数字锁相环的同步倍频器设计
一、主要内容与要求
1.掌握应用电子设计自动化(EDA)技术设计电子系统的方法;
2.采用超高速集成电路硬件描述语言(Verilog)设计一种基于数字锁相环的倍频器;
3.重点设计数字环路滤波器和数控振荡器;
4.利用计算机仿真技术进行验证;
5.阅读并翻译3000单词以上的英文资料。
二、主要技术要求
n倍频;21.系统能够实现输出信号为输入信号的2.改变系统参数可以得到不同的倍频信号,且始终能够使输出信号与输入信号保持同步;
3.用Verilog语言编写设计程序,利用计算机仿真予以验证。
三、研究方法
1.在查阅大量技术资料的基础上,进行设计方案的比较;
2.确定全数字锁相环系统的设计方案;
3.采用自顶向下的设计方法,进行系统模块的划分,并确定用Verilog设计各功能模块的算法;
4.编写系统设计程序,并进行仿真验证,经过反复修改使电路系统达到设计要求。
四、工作进度安排
1.2012年12月学习掌握Verilog设计技术,收集和整理与毕业设计有关的资料;
2.2013年1月在分析和整理资料的基础上写开题报告,确定设计方案和研究技术路线;
3.2013年3月完成环路滤波器和数控振荡器的设计与仿真;
4.2013年4月完成全数字倍频器的系统设计与仿真;
5.2013年5月撰写毕业设计说明书和准备毕业答辩稿;
6.2013年6月初毕业答辩。
指导教师
南华大学本科生毕业设计(论文)开题报告
设计(论文)题目基于数字锁相环的同步倍频器设计
省部级课题设计(论文)题目来源起止时工程设计2012.12013.6
设计(论文)题目类
一、设计(论文)依据及研究意义
锁相(phase-lockedloop是一种反馈控制电路,作用是实现设备外部输入信号与内部的震荡信号同步其基本组成包括鉴相phasedetector环路滤波器loopfilter)和压控振荡器voltagecontroloscillato)
倍频器frequencymultiplie)是使输出信号频率等于输入信号频率整倍的电路利用非线性电路产生高次谐波或者利用频率控制回路都可以构成倍器倍频器也可由一个压控振荡器和控制环路构成它的控制电路产生一控制压,使压控振荡器的振荡频率严格地锁定在输入频f的倍乘fnf
因为非线性变换过程中产生的大量谐波使输出信号相位不稳定所以其构的倍频器,倍频噪声较大。
倍频次数越高,倍频噪声就越大,使倍频器的应用到限制在要求倍频噪声较小的设备中可采用根据锁相环原理构成的锁相环步倍频器
模拟锁相环主要由相位参考提取电路压控振荡器相位比较器控制电等组成压控振荡器输出的是与需要频率很接近的等幅信号把它和由相位参提取电路从信号中提取的参考信号同时送入相位比较器用比较形成的误差通控制电路使压控振荡器的频率向减小误差绝对值的方向连续变化实现锁相而达到同步
数字锁相环主要由相位参考提取电路、晶体振荡器、分频器、相位比较器脉冲补抹门等组成分频器输出的信号频率与所需频率十分接近把它和从信中提取的相位参考信号同时送入相位比较器比较结果示出本地频率高了时就过补抹门抹掉一个输入分频器的脉冲相当于本地振荡频率降低相反若示本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲相当于本振荡频率上升,从而达到同步。
.
相比较而言,传统的模拟锁相环有较短的锁定时间,可以保证参考时钟源和
输出时钟的稳态相差。
但其中心频点受
VCO的限制而范围较小,环路带宽较宽;
当参考源出现瞬断或者参考时钟源切换时,瞬变。
全数字锁相环(DPLL)与传统的模拟电路实现的
VCO输出时钟频率会出现较大的相位PLL相比,具有精度高且不
受温度和电压影响,环路带宽和中心频率编程可调,并且应用在数字系统中时,
不需A/D及D/A转换。
故本设计选用数字锁相环。
随着数字通信系统的发展,锁相环应用愈广,例如为相干解调提取参考载波,建立位同步等。
具有门限扩展能力的调频信号锁相鉴频器也是在近期发展起来的。
在电子仪器方面,锁相环在频率合成器和相位计等仪器中起了重要作用。
随着数字锁相环系统研究的不断深入与发展,其性能会不断提高,其意义重大,前景广阔。
二、设计(论文)主要研究的内容、预期目标:
(技术方案、路线)
1.掌握应用电子设计自动化(EDA)技术设计电子系统的方法。
2.采用超高速集成电路硬件描述语言(Verilog)设计一种基于数字锁相环的倍频器。
3.系统能够实现输出信号为输入信号的2^n倍频,改变系统参数可以得到不同倍频信号,且始终能使输出信号与输入信号保持同步。
4.用Verilog语言编写设计程序,利用计算机仿真予以验证。
三、设计(论文)的研究重点及难点:
本次设计的重点是数字锁相环原理的理解和数字环路滤波器、数控振荡器的设计,难点是用Verilog语言编写设计程序实现倍频的输出,以及利用计算机仿真予以验证。
四、设计(论文)研究方法及步骤(进度安排):
研究方法:
1.文献查阅与研读2.问题提炼与探索3.请教与研讨
进度安排:
设计技术,收集整理相关资料。
Verilog月学习掌握12年1.2012.
2.2013年1月分析和整理资料的基础上写开题报告,确定设计方案和研究方案。
3.2013年3月上半月完成环路滤波器和数控振荡器的设计。
4.2013年3月下半月完成环路滤波器和数控振荡器的仿真。
5.2013年4月上半月完成全数字倍频器系统设计。
6.2013年4月下半月完成全数字倍频器系统仿真。
7.2013年5月上半月撰写初稿,反复修改,力争写出自己有见解的毕业论文。
8.2013年5月下半月撰写毕业设计说明书和准备毕业答辩稿。
9.2013年6月初进行毕业答辩。
五、进行设计(论文)所需条件:
1.学习EDA这门课程,掌握Verilog语言。
2.能通过图书馆和网络进行相关资料的查找及论文的检索。
签名:
年月日
3.能通过计算机进行与论文相关的设计与仿真。
六、指导教师意见:
南华大学电气工程学院毕业设计
摘要:
随着数字通信系统的高速发展,数字锁相环的应用也越来越广。
由于非线性电阻构成的倍频器,倍频噪声较大,而为了满足倍频噪声小的的需求,本文通过应用EDA技术设计电子系统的方法,采用硬件描述语言Verilog,设计了一种基于数字锁相环的同步倍频器系统。
该系统经过QuartusII软件的仿真以及验证,实现了输出信号为输入信号的2^n倍频的功能,改变系统参数也可以得到不同倍频信号,而且始终能使输出信号与输入信号保持同步。
故该系统能够减少因倍频次数高而产生的倍频噪声,但有时会出现相位失锁等问题。
关键字:
锁相环;倍频器;Verilog;QuartusII
i
南华大学电气工程学院毕业设计
Abstract:
Withtherapiddevelopmentofmoderndigitalcommunicationsystem,
digitalphaselockloopisbecomingmoreandmorewidelyused.Becauseofthe
nonlinearresistanceoffrequencymultiplier,frequencymultiplicationnoiseislarger.
Inordertomeettheneedsoftimesfrequencynoise,inthispaper,byusingEDA
technologytodesignelectronicsystem,themethodofusingVeriloghardware
descriptionlanguage,designsasynchronousfrequencymultiplierbasedondigital
phaselockedloopsystem.Thesystemthroughsimulationandvalidationofthe
quartusiisoftwareimplements2^ntimesthatoftheoutputsignalfortheinputsignal
frequencyfunction,changesofsystemparameterscanalsogetdifferenttimes
frequencysignal,andhavealwaysbeenabletomaketheoutputsignalis
synchronizedwiththeinputsignal.SothesystemcanreducebecauseofTheTimes
thefrequencyofseveraltimesasaresultofthehighfrequencynoise,butsometimes
therewillbeaphaselockandsoon.
Keywords:
;frequencymultiplier;Verilog;QuartusII.Phase-LockedLoop
ii
南华大学电气工程学院毕业设计
1绪论.............................................................1
1.1设计依据及其研究意义.........................................1
1.2锁相环技术的发展.............................................2
1.2.1锁相环技术发展的历史.....................................2
1.2.2锁相环技术发展的现状及其前景.............................2
2关于EDA的介绍...................................................4
2.1Verilog简介.................................................5
2.2Verilog和VHDL语言的对比....................................6
2.3QuartusII简介..............................................7
2.4本课题采用的设计方法.........................................8
3锁相环的结构与原理...............................................9
3.1模拟锁相环的基本结构及其工作原理.............................9
3.2全数字锁相环的基本结构及其工作原理..........................11
4基于数字锁相环的同步倍频器设计..................................13
4.1数字鉴相器的设计............................................13
4.2数字环路滤波器的设计........................................15
4.3数控振荡器的设计............................................18
4.4N分频参数控制的设计........................................19
4.5N分频器的设计..............................................21
4.6倍频器的设计................................................23
4.7全数字锁相环倍频器的顶层模块设计............................25
5基于数字锁相环的同步倍频器仿真分析..............................27
6总结............................................................30
iii
南华大学电气工程学院毕业设计
参考文献..........................................................31
谢辞...............................................................32
附录一.............................................................33
附录二.............................................................43
iv
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1绪论
1.1设计依据及其研究意义
本次研究的课题是基于数字锁相环的同步倍频器设计。
锁相环路是反馈电路的一种,锁相环的英文全称是Phase-LockedLoop,简称PLL。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪,故其通常用于闭环跟踪电路。
之所以叫锁相环,是因为其在工作的过程中,当输出信号的频率和输入信号的频率相等时,输出电压和输入电压能保持固定的相位差值,实现相位的锁定的功能。
锁相环不仅在雷达、测量、通信和自动化控制等领域应用极为广泛,而且随着电子技术向数字化方向发展,需要采用数字方式实现信号的锁相处理,对全数字锁相环的研究和应用得到了越来越多的关注。
倍频器(frequencymultiplier)是实现输出信号频率等于输入信号频率整数倍的电路。
倍频器可由一个压控振荡器和控制环路组成,其控制电路产生一控制电压,使压控振荡器的振荡频率严格地锁定在输入频率fi的n倍值fo=nfi上。
倍频器用途十分广泛,如为了提高频率稳定度,发射机常采用倍频器以使主振器振荡在一个较低频率;而调频设备也常用倍频器来增大频率的偏移;倍频器也已然成为相位键控通信机中载波恢复电路的一个重要组成单元。
当然,倍频器也可利用非线性电路产生高次谐波或者利用频率控制回路构成。
由于非线性变换过程中产生的大量谐波可使输出信号得相位不稳定,所以这种倍频器,倍频噪声较大。
而倍频次数越高,倍频噪声就会越大,这就大大限制了倍频器的应用。
所以为了减小设备中的倍频噪声,我们可以采用基于锁相环原理构成的同步倍频器,这也正是本次课题研究意义之所在。
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1.2锁相环技术的发展
1.2.1锁相环技术发展的历史
锁相环技术起源于二十世纪三十年代,直至今日已经发展了八十余年。
锁相环技术首先是由DeBellescize于1932年提出的锁相环同步检波技术。
但首次公开对锁相环路的描述,却并未引起普遍的重视。
一直到1947年,锁相环第一次用于电视接收机水平和垂直扫描的同步,锁相环技术才开始得到应用。
由于较高的成本和技术上的复杂性,锁相环技术主要应用在航天方面,包括深空探测和轨道卫星的测速定轨等等;有时也用于性能要求较高的精密测量仪和通信设备上。
随着70年代半导体技术和集成电路技术的发展,逐渐出现了集成的环路部件、通用单片机集成锁相环路以及多种专用集成锁相环路。
至此,锁相环路成为了一个低成本、使用简单的多功能组件,为锁相环技术能在更广泛的领域中应用提供了条件。
而1970年4月24日我国利用锁相环技术发射的第一颗人造卫星东方红一号,不仅把“东方红”的乐曲传遍了全球同时也开始了锁相环技术的新时代。
1.2.2锁相环技术发展的现状及其前景
锁相环技术的发展非常迅速,如今锁相环的理论已经应用到了很多领域。
主要有频率合成、无线通信、调制解调、电视机彩色副载波提取等许多领域。
可用于手机中、SDH网络中、在汽车MP3无线发射器中、测量汽车转速中都是十分典型的应用。
比如在如今手机十分普遍的年代,由于手机中所需的工作频点数目多、频点要求可变、频率高稳定度,所以锁相环技术在手机中的主要功能就是利用锁相环频率合成器产生手机中所需要的高精度的频率。
当然,锁相环的很多优点使得锁相环技术在许多日常用品中发挥着其巨大的功效。
锁相环路之所以获得日益广泛的应用是因为它具有以下四个重要特征:
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1、跟踪性。
在环路锁定的状态下,只要输入频率发生了变化,压控振荡器就会立即响应这个变化,迅速跟踪输入频率,使得输入与输出同步。
锁相接收机就运用了这种环路。
2、滤波特性。
环路滤波器可以使锁相环路具有窄带滤波特性,能够将混进输入信号中的噪声和杂散干扰滤除,而且通带可以做的非常窄,其性能是任何RC、LC、石英晶体、陶瓷滤波器都不能攀比的。
3、理想频率控制特性。
正是由于锁相环在锁定状态时无剩余频差的存在,使它在频率合成和自动频率控制技术等方面获得广泛的应用。
4、易集成化性。
组成环路的基本部件不但都可以用简单的模拟集成电路实现,也可以用数字集成电路实现。
所以集成锁相环的体积越来越小,成本越来越低,而可靠性却越来越强,用途也越来越广。
如今,锁相环技术的理论与研究日臻完善,应用范围也遍及整个电子技术领域。
随着通信技术和电子系统的高速发展和锁相环技术能够提高系统的工作稳定性和可靠性的需求,促使集成锁相环和数字锁相环突飞猛进。
目前锁相环技术正朝着集成化、数字化、多用化以及小型化方向高速发展。
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2关于EDA的介绍
EDA即电子设计自动化,英文全称是ElectronicDesignAutomation,是由20世纪90年代初从CAD(计算机辅助设计)、CAM(计算机辅助制造)、CAT(计算机辅助测试)和CAE(计算机辅助工程)的概念发展而来的。
EDA技术是以计算机为工具,在EDA软件平台上,根据硬件描述语言完成的设计文件,自动地完成逻辑编译、化简、分割、综合及优化、布局布线和仿真,直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
由于数字系统自动化设计的软硬件方面的技术已比较成熟,应用的普及程度也已经比较大,故这里所谓EDA主要是指数字系统的自动化设计。
而模拟电子系统的EDA正在进入实用,其初期的EDA工具不一定需要硬件描述语言。
典型的EDA工具中必须包含两个特殊的软件包(或其中之一),即综合器和适配器。
综合器的功能就是将设计者在EDA平台上完成的针对某个系统项目的HDL、原理图或状态图形描述,针对给定的硬件结构组件,进行编译、优化、转换和综合,最终获得门级电路甚至更底层的电路描述文件。
EDA仿真测试技术只需通过计算机就能对所设计的电子系统从各种不同层次的系统性能、特点来完成一系列准确的测试与仿真操作,在完成实际系统的安装后还能对系统上的目标器件进行所谓边界扫描测试。
这一切都极大地提高了大规模系统电子设计自动化程度。
与单片机系统开发相比,利用EDA技术对FPGA/CPLD的开发,通常是一种借助于软件方式的纯硬件开发,因此可以通过这种途径进行所谓专用集成电路(ASIC)开发,而最终的ASIC芯片,可以是FPGA/CPLD,也可以是专制的门阵列掩模芯片,FPGA/CPLD只起到硬件仿真ASIC芯片的作用。
而利用计算机进行的单片机系统的开发,主要是软件开发,在这个过程中只需程序编译器就可以了。
电子设计自动化可分为三个不同的发展阶段:
第一阶段的EDA技术是电子图板时期。
早在20世纪60、70年代新的技术革命时期,计算技术的发展很快,于此同时电子设计进入了中小规模集成电路开发应用时期,电子系统产品设计从原来的第4页,共43页
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分离元器件逐渐被越来越多的集成电路所代替,并且每个集成电路中所包含的元件从原来的几十、几百也逐渐增至几千甚至上万。
需要和可能迫使电子设计工程师对二维平面图形开始用计算机进行辅助设计,代替机械、繁杂的手工设计。
这一时期的计算机辅助设计通常可称谓辅助制图,也被形象的叫做电子图板。
第二阶段的EDA技术是辅助设计和仿真分析时期。
即以电路辅助设计和仿真分析技术为核心,分支软件迅速发展时期。
到了20世纪80年代初期,随着计算和微电子技术的发展以及EDA技术自身发展的需要,像热分析、时序分析、失效分析、模拟电路分析、数字电路分析、数模混合电路分析、印刷电路板自动布线等电子设计自动化的应用纷纷出现,使得多层印刷电路板、大规模和超大规模集成电路设计的自动化成为现实。
同时,由于集成电路设计有周期短、设计费用低的特点,使其按用户的需要设计和制造变成可能,因而又引出以半定制、全定制为特征的专用集成电路(ASIC)的概念,使集成电路制造在20世纪80年代中期又发生了一场革命性变化。
第三代阶段的EDA技术是集成综合概念设计时期。
第三代EDA作为新一代EDA技术要解决系统层的描述,系统层的仿真和综合。
新一代EDA技术由于采用了统一的数据库,每一层次的设计工作直接为相邻的层次和工作提供了它的数据,并且可以随时更新和检验,这就使得本来要串行的工作变成了同时的工作。
同时工程实际上还包含了结构设计、模具设计和快速制作,使设计加工、制造和测试都能在计算机辅助设计下进行。
现代的EDA技术可以辅助电子设计的方方面面,可以处理系统电路,包括各种数字电路、模拟电路、数模混合电路的设计,可采用的手段也包括了集成电路、厚薄膜混合电路、多芯片模块、印刷电路板,可进行仿真分析等。
2.1Verilog简介
Verilog是一种硬件描述语言,是一种以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑表达式、逻辑电路图以及数字逻辑系统所完成的逻辑功能。
Verilog是从用途最广泛的C语言的基础上发展起来的一种硬件第5页,共43页
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描述语言,它是由GDA(GatewayDesignAutomation)公司的PhilMoorby在1983年末首创的,最初只设计了一个仿真与验证工具,随后又陆续开发了相关的故障模拟与时序分析工具。
1985年Moorby推出它的第三个商用仿真器Verilog-XL,获得了巨大的成功,从而使得Verilog迅速得到推广应用。
1989年CADENCE公司收购了GDA公司,使得Verilog成为了该公司的独家专利。
1990年CADENCE公司公开发表了Verilog,并成立LVI组织以促进Verilog
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- 关 键 词:
- 基于 数字 锁相环 同步 倍频器 设计