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计算机组成原理点题集

第一章计算机系统概论P19

1.1什么是计算机系统、计算机硬件和计算机软件？

硬件和软件哪个更重要？

（P3）

计算机系统——计算机硬件、软件和数据通信设备的物理或逻辑的综合体。

计算机硬件——计算机的物理实体。

计算机软件——计算机运行所需的程序及相关资料。

硬件和软件在计算机系统中相互依存，缺一不可，因此同样重要。

1.5冯*诺依曼计算机的特点是什么？

（P8）

·计算机由运算器、控制器、存储器、输入设备、输出设备五大部件组成；

·指令和数据以同等地位存放于存储器内，并可按地址寻访；

·指令和数据均用二进制数表示

·指令由操作码、地址码两大部分组成；

·指令在存储器中顺序存放，通常自动顺序取出执行；

·机器以运算器为中心，输入输出设备与存储器间的数据传送通过运算器完成。

1.6画出计算机硬件组成框图，说明部件的作用及计算机硬件的主要技术指标。

（P9

运算器用来完成算数运算和逻辑运算，并将运算的中间结果暂存在运算器中。

存储器用来存放数据和程序。

控制器用来控制、指挥程序和数据的输入、运行以及处理运算结果。

输入设备用来将人们熟悉的信息形式转为机器能识别的信息形式。

输出设备将机器运算结果转换为人们熟悉是信息形式。

计算机硬件的主要技术指标：

机器字长，存储容量，运算速度

1.7解释概念：

主机、CPU、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。

（P9-10）

主机——是计算机硬件的主体部分，由CPU+MM（主存或内存）组成；

CPU——中央处理器，是计算机硬件的核心部件，由运算器和控制器组成；

主存——计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存储器，可随机存取；（由存储体、各种逻辑部件及控制电路组成）

存储单元——可存放一个机器字并具有特定存储地址的存储单位；

存储元件——存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元或存储元，不能单独存取；

存储字——一个存储单元所存二进制代码的逻辑单位；

存储字长——一个存储单元所存二进制代码的位数；

存储容量——存储器中可存二进制代码的总量；（通常主、辅存容量分开描述）

机器字长——CPU能同时处理的数据位数；

指令字长——一条指令的二进制代码位数；

1.11指令和数据都存于存储器中,计算机如何区分它们？

计算机硬件主要通过不同的时间段来区分指令和数据，即：

取指周期（或取指微程序）取出的即为指令，执行周期（或相应微程序）取出的即为数据。

另外也可通过地址来源区分，从PC指出的存储单元取出的是指令，由指令地址码部分提供操作数地址。

第二章计算机的发展及应用P38

2.1通常，计算机的更新换代以什么为依据？

（P22）

早期主要以组成计算机基本电路的元器件为依据，如电子管、晶体管、集成电路等。

2.3什么是摩尔定律？

该定律是否永远生效？

为什么？

（P23，否，P36）

“微芯片上集成的晶体管数目每3年翻两番”的规律。

否。

原因：

1）硅芯片的集成度受其物理极限制约，不可能无止境提高。

2）硅芯片集成度提高的同时成本也在提高，

3）随着集成度的提高，微处理器内部的功耗、散热、线延迟等问题难以解决。

第三章系统总线p66

3.1什么是总线？

总线传输有何特点？

为了减轻总线的负载，总线上的部件都应具备什么特点？

（P41）

.总线是连接多个部件的信息传输线，是多个部件共享的传输介质。

总线传输的特点是：

某一时刻只能有一路信息在总线上传输（即分时使用），而多个部件可以同时从总线上接受相同的信息。

为了减轻总线负载，总线上的部件应通过三态驱动缓冲电路与总线连通。

3.2总线如何分类？

什么是系统总线？

系统总线又分为几类，它们各有何作用，是单向的还是双向的，它们与机器字长、存储字长、存储单元有何关系？

（P43-44）

按数据传输方向分为：

并行传输总线和串行传输总线。

按总线的使用范围为：

计算机总线，监控总线，网络通信总线等。

按连接部件不同划分：

片内总线，系统总线，通信总线。

系统总线是指CPU、主存、I/O设备各大部件之间的信息传输线。

按系统总线的传输信息不同，系统总线分为：

数据总线，地址总线，控制总线。

数据总线用来传输各功能部件之间的数据信息，是双向传输总线，其位数与机器字长，存储字长有关，一般为8位，16位或32位。

地址总线：

用来指出数据总线上的源数据或目的数据在贮存单元的地址，是单向传输的，其位数与存储单元的个数有关（几次幂的关系）

控制总线：

用来发出各种控制信号的，对任意控制线，是单向的；与机器字长，存储字长，存储单元无关系。

3.3常用的总线结构有几种？

不同的总线结构对计算机的性能有什么影响？

举例说明。

常用的总线结构有单总线结构，双总线结构，三总线结构，四总线结构。

（P52-54）

①单总线结构：

将CPU，主存，I/O设备都挂在一组总线上，允许I/O之间或I/O与主存之间直接交换信息。

因为所有的传送都通过这组共享总线，极易形成计算机系统的瓶颈，不允许两个以上部件在同一时刻向总线传输信息，必然会影响系统工作效率的提高，其结构图见课本图3.2ISA.EISA总线是单总线结构

②双总线结构：

双总线结构的特点是将速度较低的设备从总线上分离出来，形成主存总线与I/O总线分开的结构，见课本图3.7。

途中通道是一个具有特殊功能的处理器，CPU将一部分功能下放给通道，使其对I/O设备具有统一管理的功能，系统的吞吐能力可以相当大。

如果将不同速率的I/O设进行分类，然后将它们连接在不同的通道上，将成为总线结构。

③三总线结构：

图3.8-9：

主存总线用于CPU与主存间的传输；I/O总线供CPU与各类I/O之间传递信息，DMA总线用于高速外设（磁盘，磁带等）与主存之间直接交换信息。

图3.7:

处理器于高速缓冲存储器Cache之间怎叫一条局部总线，Cache可以通过系统总线与主存传输信息，I/O与主存之间也不必通过CPU。

还有一条扩展总线，可以支持相当多的I/O设备。

④四总线结构（见图3.10）在三总线基础上，增加一条与计算机系统机密相连的高速总线，这种结构对高速设备而言，其自身的工作可以很少依赖处理器，同时他们又比扩展总线上的设备更贴近处理器。

3.4为什么要设置总线判优控制？

常见的集中式总线控制有几种？

各有何特点？

哪种方式响应时间最快？

哪种方式对电路故障最敏感？

总线判优控制解决多个部件同时申请总线时的使用权分配问题；

常见的集中式总线控制有三种：

链式查询、计数器定时查询、独立请求；

特点：

链式查询方式连线简单，易于扩充，对电路故障最敏感；

计数器定时查询方式优先级设置较灵活，对故障不敏感，连线及控制过程较复杂；

独立请求方式速度最快，但硬件器件用量大，连线多，成本较高。

3.5解释下列概念：

总线宽度、总线带宽、总线复用、总线的主设备（或主模块）、总线的从设备（或从模块）、总线的传输周期和总线的通信控制。

（P46）

总线宽度：

通常指数据总线的根数；

总线带宽：

总线的数据传输率，指单位时间内总线上传输数据的位数；

总线复用：

指同一条信号线可以分时传输不同的信号。

总线的主设备（主模块）：

指一次总线传输期间，拥有总线控制权的设备（模块）；

总线的从设备（从模块）：

指一次总线传输期间，配合主设备完成数据传输的设备（模块），它只能被动接受主设备发来的命令；

总线的传输周期：

指总线完成一次完整而可靠的传输所需时间；

总线的通信控制：

指总线传送过程中双方的时间配合方式。

3.14设总线的时钟频率为8MHz，一个总线周期等于一个时钟周期。

如果一个总线周期中并行传送16位数据，试问总线的带宽是多少？

总线宽度=16位/8=2B总线带宽=8MHz×2B=16MB/s

3.15在一个32位的总线系统中，总线的时钟频率为66MHz，假设总线最短传输周期为4个时钟周期，试计算总线的最大数据传输率。

若想提高数据传输率，可采取什么措施？

解法1：

总线宽度=32位/8=4B

时钟周期=1/66MHz=0.015µs

总线最短传输周期=0.015µs×4=0.06µs

总线最大数据传输率=4B/0.06µs=66.67MB/s

解法2：

总线工作频率=66MHz/4=16.5MHz

总线最大数据传输率=16.5MHz×4B=66MB/s

若想提高总线的数据传输率，可提高总线的时钟频率，或减少总线周期中的时钟个数，或增加总线宽度。

3.16在异步串行传送系统中，字符格式为：

1个起始位、8个数据位、1个校验位、2个终止位。

若要求每秒传送120个字符，试求传送的波特率和比特率。

解：

一帧=1+8+1+2=12位

波特率=120帧/秒×12位=1440波特

比特率=1440波特×（8/12）=960bps

或：

比特率=120帧/秒×8=960bps

第四章存储器p150

4.1解释下列概念

主存、辅存、Cache、RAM、SRAM、DRAM、ROM、PROM、EPROM、EEPROM、CDROM、FlashMemory

主存：

与CPU直接交换信息，用来存放数据和程序的存储器。

辅存：

主存的后援存储器，用来存放当前暂时不用的程序和数据，不予CPU直接交换信息。

CACHE：

为了解决CPU和主存的速度匹配，提高访存速度的一种存储器，它设在主存与CPU间，起缓冲作用。

RAM：

可读可写存储器，是随机存取的，在程序执行过程中既可读出也可写入，而且存取时间与存储单元所在位置无关。

SRAM：

静态RAM，以触发器原理寄存信息。

DRAM：

动态RAM，以电容充放电原理寄存信息。

ROM：

只能对其存储的内容读出，而不能对其写入的只读存储器。

PROM：

可实现一次性编程的只读存储器。

EPROM：

可擦洗可编程的只读存储器，用紫外线照射进行擦写。

EEPROM：

用电气方法进行擦写的可擦洗可编程的只读存储器。

CDROM：

只读型光盘，此中光盘内数据程序由厂家事先写入，用户只能读出，不能修改或写入新的内容。

FlashMemory：

快擦型存储器，是性能价格比好，可靠性高的可擦写非易失型存储器。

4.2计算机中哪些部件可用于存储信息，请按其速度、容量和价格/位排序说明。

计算机中有以下部件可以存储信息：

寄存器、缓存、主存、磁盘、磁带等。

速度上：

寄存器>缓存>主存>磁盘>磁带

容量上：

寄存器<缓存<主存<磁盘<磁带

价格/位：

寄存器>缓存>主存>磁盘>磁带

4.3存储器的层次结构主要体现在什么地方？

为什么要分这些层次，计算机如何管理这些层次？

存储器的层次结构主要体现在Cache-主存和主存-辅存这两个存储层次上。

Cache-主存层次在存储系统中主要对CPU访存起加速作用，即从整体运行的效果分析，CPU访存速度加快，接近于Cache的速度，而寻址空间和位价却接近于主存。

主存-辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。

综合上述两个存储层次的作用，从整个存储系统来看，就达到了速度快、容量大、位价低的优化效果。

主存与CACHE之间的信息调度功能全部由硬件自动完成。

而主存与辅存层次的调度目前广泛采用虚拟存储技术实现，即将主存与辅存的一部分通过软硬结合的技术组成虚拟存储器，程序员可使用这个比主存实际空间（物理地址空间）大得多的虚拟地址空间（逻辑地址空间）编程，当程序运行时，再由软、硬件自动配合完成虚拟地址空间与主存实际物理空间的转换。

因此，这两个层次上的调度或转换操作对于程序员来说都是透明的。

4.4说明存取周期和存取时间的区别。

存取周期和存取时间的主要区别是：

存取时间仅为完成一次操作的时间，而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。

即：

存取周期=存取时间+恢复时间

4.5什么是存储器的带宽？

若存储器的数据总线宽度为32位，存取周期为200ns，则存储器的带宽是多少？

存储器的带宽指单位时间内从存储器进出信息的最大数量。

存储器带宽=1/200ns×32位=160M位/秒=20MB/秒=5M字/秒

（注意：

字长32位，不是16位。

（注：

1ns=10-9s））

4.6某机字长为32位，其存储容量是64KB，按字编址它的寻址范围是多少？

若主存以字节编址，试画出主存字地址和字节地址的分配情况。

存储容量是64KB时，按字节编址的寻址范围就是64K，如按字编址，其寻址范围为：

64K/（32/8）=16K

4.7一个容量为16K32位的存储器，其地址线和数据线的总和是多少？

当选用下列不同规格的存储芯片时，各需要多少片？

1K4位，2K8位，4K4位，16K1位，4K8位，8K8位

地址线和数据线的总和=14+32=46根；

选择不同的芯片时，各需要的片数为：

1K×4：

（16K×32）/（1K×4）=16×8=128片

2K×8：

（16K×32）/（2K×8）=8×4=32片

4K×4：

（16K×32）/（4K×4）=4×8=32片

16K×1：

（16K×32）/（16K×1）=1×32=32片

4K×8：

（16K×32）/（4K×8）=4×4=16片

8K×8：

（16K×32）/（8K×8）=2×4=8片

4.15设CPU共有16根地址线，8根数据线，并用

（低电平有效）作访存控制信号，

作读写命令信号（高电平为读，低电平为写）。

现有下列存储芯片：

ROM（2K8位，4K4位，8K8位），

RAM（1K4位，2K8位，4K8位）

及74138译码器和其他门电路（门电路自定）。

试从上述规格中选用合适芯片，画出CPU和存储芯片的连接图。

要求：

（1）最小4K地址为系统程序区，4096~16383地址范围为用户程序区；

（2）指出选用的存储芯片类型及数量；

（3）详细画出片选逻辑。

（1）地址空间分配图：

系统程序区（ROM共4KB）：

0000H-0FFFH

用户程序区（RAM共12KB）：

1000H-3FFFH

（2）选片：

ROM：

选择4K×4位芯片2片，位并联

   RAM：

选择4K×8位芯片3片，字串联（RAM1地址范围为:

1000H-1FFFH,

RAM2地址范围为2000H-2FFFH,

RAM3地址范围为:

3000H-3FFFH）

（3）各芯片二进制地址分配如下：

A15

A14

A13

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

ROM1,2

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RAM1

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RAM2

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RAM3

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1

1

CPU和存储器连接逻辑图及片选逻辑如下图（3）所示：

图（3）

4.25什么是程序访问的局部性？

存储程序中哪一级采用了程序访问的局部性原理？

程序运行的局部性原理指：

在一小段时间内，最近被访问过的程序和数据很可能再次被访问；在空间上，这些被访问的程序和数据往往集中在一小片存储区；在访问顺序上，指令顺序执行比转移执行的可能性大（大约5:

1）。

存储系统中Cache—主存层次采用了程序访问的局部性原理。

4.26计算机中设置Cache的作用是什么？

能不能把Cache的容量扩大，最后取代主存，为什么？

cache高速缓冲存储器一种特殊的存储器子系统，其中复制了频繁使用的数据以利于快速访问。

存储器的高速缓冲存储器存储了频繁访问的RAM位置的内容及这些数据项的存储地址。

当处理器引用存储器中的某地址时，高速缓冲存储器便检查是否存有该地址。

如果存有该地址，则将数据返回处理器；如果没有保存该地址，则进行常规的存储器访问。

因为高速缓冲存储器总是比主RAM存储器速度快，所以当RAM的访问速度低于微处理器的速度时，常使用高速缓冲存储器

（不能把CACHE容量扩大最后取代内存,因为有个最佳的CACHE容量，可以使CACHE发挥最大的效率。

超过这个容量以后效率的提升就不太明显了）

4.29假设CPU执行某段程序时共访问cache命中4800次，访问主存200次已知cache的存取周期是30ns，主存的存储周期是150ns，求cache的命中率以及cache-主存系统的平均访问时间和效率，试问该系统的性能提高了多少？

cache的命中率为：

4800/（4800+200）=0.96

由题可知，访问主存的时间是访问cache时间的5倍（150/30=5）

设访问cache的时间为t，访问主存的时间为5t，cache-主存系统的访问效率为e，则

e=访问cache时间/平均访问时间*100%

=t/（0.96*t+（1-0.96）*5t）*100%=86.2%

平均时间为：

30ns*0.96+150ns*（1-0.96）=34.8

系统性能提高了：

（150-34.8）/34.8=3.3倍

4.32设某机主存容量为4MB，cache容量为16KB，每个字块为8个字，每字32位，设计一个四路组相连映射（即cache每组内共有4个字块）的cache组织。

（1）画出主存地址字段中各段的位数。

（2）设cache的初态为空，CPU依次从主存0，1,2，……，89号单元读出90个字（主存依次读出一个字），并重复按此次序度8次，问命中率是多少？

（3）若cache的速度是主存的6倍，试问有cache和无cache相比，速度约提高多少？

（1）根据因每个字块为8个字，每字32位，得块内地址为5位（3位字地址，2位字节地址）。

根据Cache容量为16KB=214B，得Cache共有29块，故c=9。

根据四路组相连映射2r=4，得r=2，则q=c-r=9-2=7位。

根据贮存容量4MB=222B，得主存地址字段中主存字块标记为22-7-5=10位。

主存地址段格式为：

（2）由于每个字块中有8个字，而且初态cache为空，因此CPU读第0号单元时，未命中，必须访问主存，同时将该字所在的主存块调入cache第0组中的任一块内，接着CPU读取1~7号单元时未命中。

同理CPU读取第8,16,88号单元时均未命中，可见CPU的连续读取90个字中共有12次未命中，而后7次循环读取90个字全部命中，命中率为：

（90*8-12）/（90*8）=0.983

（3）根据题意，设主存存储周期为6t，cache存储周期为t，没有cache的访问时间为6t*720，有cache的访问时间为t（1000-12）+6t*12，则有cache和无cache相比，速度约提高为

6t*720/（t（720-12）+6t*12）—1=4.54

第五章输入输出系统p212

5.1I/O有哪些编址方式？

各有何特点？

I/O的编制方式有两种：

统一编址和不统一编址。

统一编址就是将I/O地址看作是存储器地址的一部分。

不统一编址就是将I/O地址和存储器地址分开，所有对I/O的访问必须有专用的I/O指令。

统一编址占用了存储空间，减少了主存容量，但无需专用的I/O指令。

不统一编址由于不占用主存空间，所以不影响主存容量，但是需要设置I/O专用指令

5.3I/O与主机交换信息时，共有哪几种控制方式？

简述它们的特点。

（1）程序查询方式。

特点是主机与I/O串行工作，CPU启动I/O后，时刻查询I/O是否准备好，若设备准备就绪，CPU便转入处理I/O与主机间传送信息的程序；若设备没有准备就绪，则CPU反复查询，踏步等待，直到I/O准备就绪为止，这种方式CPU效率很低。

（2）程序中断方式。

特点为主机与I/O并行工作。

CPU启动I/O后，不必时刻查询I/O是否准备好，而是继续执行程序，当I/O准备就绪时，向CPU发出中断信号，CPU在适当的时候响应I/O的中断请求，暂停现行的程序为I/O服务，此方式消除了踏步现象，提高了CPU的效率。

（3）DMA方式。

其特点是主机与I/O并行工作，主存和I/O之间有一条直接数据通路，CPU启动I/O后，不必查询I/O是否准备好，当I/O准备就绪后，发出DMA请求，此时CPU不直接参与I/O和主存间的信息交换，只是把外部总线的使用权暂时交付DMA，仍然可以完成自身内部的操作，所以不必中断现行程序，只需暂停一个存取周期访存，CPU效率更高。

（4）通道方式，通道是一个具有特殊功能的处理器，CPU把部分权力下放给通道，由它实现对外围设备的同意管理和外围设备与内存之间的数据交换，大大提高了CPU的效率，但是它是以花费更多的硬件为代价的。

（5）I/O处理机方式。

他是通道方式的进一步发展，CPU将I/O的操作以及外围设备的管理全部给I/O处理机，其实质是多机系统，因而效率有很大的提高。

5.4试比较程序查询方式、程序中断方式和DMA方式对CPU工作效率的影响。

程序查询方式要求CPU时刻查询I/O，直到I/O准备好为止，这种方式CPU工作效率很低。

程序中断方式比程序中断方式提高了CPU的工作效率，消除了“踏步”现象。

DMS方式中CPU的工作效率是这三种之中最高的一个。

CPU启动I/O后，不必查询I/O是否准备好，当I/O准备就绪后，发出DMA请求，此时CPU不直接参与I/O和主存间的信息交换，只是把外部总线的使用权暂时交付DMA，仍然可以完成自身内部的操作，所以不必中断现行程序，只需暂停一个存取周期访存，CPU效率更高。

5.10什么是I/O接口?

它与端口有何区别？

为什么要设置I/O接口？

I/O接口如何分类？

I/O接口一般指CPU和I/O设备间的连接部件；

I/O端口一般指I/O接口中的各种寄存器。

为了便于程序对这些寄存器进行访问，通常给每个寄存器分配一个地址编号，这种编号被称为I/O端口地址，相应的寄存器也叫作I/O端口。

I/O接口和I/O端口是两个不同的概念。

一个接口中往往包含若干个端口，因此接口地址往往包含有若干个端口地址。

由于I/O设备的物理结构和工作速率一般与主机差异很大，无法直接相连，因此通常通过I/O接口进行连接。

I/O接口分类方法很多，主要有：

按数据传送方式分，有并行接口和串行接口两种；

按数据传送的控制方式分，有程序控制接口、程序中断接口、DMA接口三种。

5.11简述I/O接口的功能和基本组成。

1.选址功能

2.传送命令功能

3.传输数据功能

4.反映I/O设备工作状态的功能

基本组成：

包括硬件电路和软件编程两部分。

硬件电路包括基本逻辑电路，端口译码电路和供选电路等。

软件编程包括初始化程序段，传送方式处理程序段，主控程序段程序终