西电数电eda汽车尾灯.docx
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西电数电eda汽车尾灯
班级021171
时间2013年12月
数字电路实验报告及习题作业
题目汽车尾灯
学院电子工程学院
专业遥感科学与技术
学生姓名
老师姓名朱燕老师
汽车尾灯控制器设计
一、设计目标
1、设计一个汽车尾灯控制器,利用EDA软件QuartusII进行编译及仿真,设计输入可采用VHDL硬件描述语言输入法和原理图输入法,通过仿真查看设计的可行性,然后经过烧录到实验板里完成硬件验证。
2、
(1)汽车尾部左右两侧各有3盏指示灯。
(2)汽车正常行驶时指示灯都不亮。
(3)汽车右转弯时,右侧的一盏指示灯亮。
(4)汽车左转弯时,左侧的一盏指示灯亮。
(5)汽车刹车时,左右两侧的一盏指示灯同时亮。
(6)汽车在夜间行驶时,左右两侧有指示灯同时一直亮,供照明使用
二、实现方案
汽车尾灯控制器就是一个状态机的实例。
当汽车正常行驶时所有指示灯都不亮;当汽车向右转弯时,汽车右侧的指示灯ld1亮;当汽车向左侧转弯时,汽车左侧的指示灯rd1亮;当汽车刹车时,汽车右侧的指示灯ld2和汽车左侧的指示灯rd2同时亮;当汽车在夜间行驶时,汽车右侧的指示灯ld3和汽车左侧的指示灯rd3同时一直亮;通过设置系统的输入信号:
系统时钟信号clk,汽车左转弯控制信号left,汽车右转弯控制信号right,刹车信号brake,夜间行驶信号night和系统的输出信号:
汽车左侧3盏指示灯ld1,ld2,ld3和汽车右侧3盏指示灯rd1,rd2,rd3实现以上功能。
系统的整体组装设计原理如图所示:
系统设计整体框图
根据系统设计要求,系统设计采用自顶向下的设计方法,顶层设计采用原理图设计方案,它是由时钟分频模块、汽车尾灯主控模块、左边灯控制模块、右边灯控制模块四部分组成。
系统的输入信号包括:
系统时钟信号CLK,汽车左转弯控制信号LEFT,汽车右转弯控制信号RIGHT,刹车信号BRAKE,夜间行驶信号NIGHT。
系统的输入信号包括:
汽车左侧3盏指示灯ld1,ld2,ld3,和汽车右侧3盏指示灯rd1,rd2,rd3。
当汽车正常行驶时所有的指示灯都不亮,当汽车向左转时,汽车左边的指示灯ld1亮,当汽车向右转时,汽车右边的指示灯rd1亮,当汽车刹车时,左右的ld2、rd2亮,当汽车夜间行驶时,汽车左右的rd3,ld3一直亮。
三、各组成模块原理及程序
3.1汽车尾灯主控模块
3.1.1
数据入口:
RIGHT:
右转信号;
LEFT:
左转信号;
BRAKE:
刹车信号;
NIGHT:
夜间行驶信号;
数据出口:
LP:
左侧灯控制信号;
RP:
右侧灯控制信号;
LR:
错误控制信号;
BRAKE_LED:
刹车控制信号;
NIGHT_LED:
夜间行驶控制信号;
3.1.2VHDL程序(CTRL.VHD)
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYCTRLIS
PORT(LEFT,RIGHT,BRAKE,NIGHT:
INSTD_LOGIC;
LP,RP,LR,BRAKE_LED,NIGHT_LED:
OUTSTD_LOGIC);
ENDENTITYCTRL;
ARCHITECTUREARTOFCTRLIS
BEGIN
NIGHT_LED<=NIGHT;
BRAKE_LED<=BRAKE;
PROCESS(LEFT,RIGHT)
VARIABLETEMP:
STD_LOGIC_VECTOR(1DOWNTO0);
BEGIN
TEMP:
=LEFT&RIGHT;
CASETEMPIS
WHEN"00"=>LP<='0';RP<='0';LR<='0';--当汽车直行时,左右灯都不亮
WHEN"01"=>LP<='0';RP<='1';LR<='0';--当汽车右拐时,右拐指示灯亮
WHEN"10"=>LP<='1';RP<='0';LR<='0';--当汽车左拐时,左指示灯亮
WHENOTHERS=>LP<='0';RP<='0';LR<='1';--当汽车刹车时,左右灯都亮
ENDCASE;
ENDPROCESS;
ENDARCHITECTUREART;
3.1.3程序仿真图:
分析:
该段程序用于对汽车尾灯进行整体控制,当输入为左转信号时,输出左侧灯控制信号;当输入为右转信号时,输出右侧灯控制信号;当同时输入LEFT和RIGHT信号时,输出错误控制信号。
当输入为刹车信号时,输出刹车控制信号;当输入为夜间行驶信号时,输出为夜间行驶控制信号。
3.2左边灯控制模块
3.2.1
数据入口:
CLK:
时钟控制信号;
LP:
左侧灯控制信号;
LR:
错误控制信号;
BRAKE:
刹车控制信号;
NIGHT:
夜间行驶控制信号;
数据出口:
LEDL:
左侧LD1灯控制信号;
LEDB:
左侧LD2灯控制信号;
LEDN:
左侧LD3灯控制信号;
3.2.2VHDL程序(LC.VHD)
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYLCIS
PORT(CLK,LP,LR,BRAKE,NIGHT:
INSTD_LOGIC;
LEDL,LEDB,LEDN:
OUTSTD_LOGIC);
ENDENTITYLC;
ARCHITECTUREARTOFLCIS
BEGIN
LEDB<=BRAKE;
LEDN<=NIGHT;
PROCESS(CLK,LP,LR)
BEGIN
IFCLK'EVENTANDCLK='1'THEN--时钟上升沿有效
IF(LR='0')THEN--没有刹车信号时
IF(LP='0')THEN--没有左拐信号时
LEDL<='0';--左信号灯不亮
ELSE--相反情况
LEDL<='1';
ENDIF;
ELSE
LEDL<='0';
ENDIF;
ENDIF;
ENDPROCESS;
ENDARCHITECTUREART;
3.2.3程序仿真图:
分析:
本程序用于控制左侧灯的亮、灭和闪烁情况,当时钟上升沿信号和左侧灯控制信号或刹车控制信号或夜间行驶信号同时出现时,左侧相应的灯亮或出现闪烁。
当错误控制信号出现时,LD1灯不亮。
3.3右边灯控制模块
3.3.1
数据入口:
CLK:
时钟控制信号;
RP:
右侧灯控制信号;
LR:
错误控制信号;
BRAKE:
刹车控制信号;
NIGHT:
夜间行驶控制信号;
数据出口:
LEDR:
右侧RD1灯控制信号;
LEDB:
右侧RD2灯控制信号;
LEDN:
右侧RD3灯控制信号;
3.3.2VHDL程序(RC.VHD)
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYRCIS
PORT(CLK,RP,LR,BRAKE,NIGHT:
INSTD_LOGIC;
LEDR,LEDB,LEDN:
OUTSTD_LOGIC);
ENDENTITYRC;
ARCHITECTUREARTOFRCIS
BEGIN
LEDB<=BRAKE;
LEDN<=NIGHT;
PROCESS(CLK,RP,LR)
BEGIN
IFCLK'EVENTANDCLK='1'THEN--检测时钟上升沿
IF(LR='0')THEN
IF(RP='0')THEN
LEDR<='0';
ELSE
LEDR<='1';
ENDIF;
ELSE
LEDR<='0';
ENDIF;
ENDIF;
ENDPROCESS;
ENDARCHITECTUREART;
3.3.3程序仿真图:
分析:
本描述用于控制右侧灯的亮、灭和闪烁情况,当时钟上升沿信号和右侧灯控制信号或刹车控制信号或夜间行驶信号同时出现时,右侧相应的灯亮或出现闪烁。
当错误控制信号出现时,RD1灯不亮。
3.4时钟分频模块
3.4.1
输入:
时钟信号clk,4MHz
输出:
cp,1Hz
3.4.2VHDL程序(SZ.VHD)
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_arith.all;
useieee.std_logic_unsigned.all;
entitySZis
port(clk:
instd_logic;
cp:
outstd_logic);
endentity;
architectureoneofSZis
signalcount:
integerrange0to3999999:
=0;
begin
process(clk)
begin
ifrising_edge(clk)
thenifcount<2000000then
count<=count+1;
cp<='0';
elsifcount<3999999then
count<=count+1;
cp<='1';
elsifcount=3999999then
count<=0;
cp<='0';
endif;
endif;
endprocess;
endarchitecture;
分析:
这块的功能是对左右两边的LD1、RD1的闪烁时间间隔,以CLK为输入信号,CP为输出信号,在程序中定义一个八位节点信号COUNT来放计数值,当CLK的上升沿到来时就开始计数,最后将COUNT(3)给CP,实现对CLK的4百万分频。
再将CP的电平信号分别和LD、RD电平与,最后用输出的电平来控制汽车左右的LD1、RD1,实现左右转的指示功能。
3.5总体设计
3.5.1顶层原理图:
3.5.2顶层文件VHDL程序(tp.VHD)
Libraryieee;
Useieee.std_logic_1164.all;
Useieee.std_logic_unsigned.all;
Entitytpis
Port(clk:
instd_logic;
Left:
instd_logic;
Right:
instd_logic;
Brake:
instd_logic;
Night:
instd_logic;
Ld1,ld2,ld3:
outstd_logic;
Rd1,rd2,rd3:
outstd_logic);
End;
Architecturebhoftpis
Componentszis
Port(clk:
instd_logic;
Cp:
outstd_logic);
Endcomponent;
Componentctrlis
Port(left,right,brake,night:
instd_logic;
Lp,rp,lr,brake_led,night_led:
outstd_logic);
Endcomponent;
Componentlcis
Port(clk,lp,lr,brake,night:
instd_logic;
Ledl,ledb,ledn:
outstd_logic);
Endcomponent;
Componentrcis
Port(clk,rp,lr,brake,night:
instd_logic;
Ledr,ledb,ledn:
outstd_logic);
Endcomponent;
Signaltmp0,tmp1,tmp2,tmp3,tmp4:
std_logic;
Signalerr0,err1,err2,err3,err4,err5:
std_logic;
signalbm:
std_logic;
Begin
U1:
szportmap(clk,bm);
U2:
ctrlportmap(left,right,brake,night,tmp0,tmp1,tmp2,tmp3,tmp4);
U3:
lcportmap(clk,tmp0,tmp2,tmp3,tmp4,err0,err1,err2);
U4:
rcportmap(clk,tmp1,tmp2,tmp3,tmp4,err3,err4,err5);
Ld1<=err0andbm;
Ld2<=err1;
Ld3<=err2;
Rd1<=err3andbm;
Rd2<=err4;
Rd3<=err5;
End;
3.5.3整体仿真波形图:
分析:
输入刹车信号一直为高电平,输出LD2灯和RD2灯也为长亮;左转信号为高电平时,LD1灯闪烁,右转信号为高电平时,RD1灯闪烁;当左转信号和右转信号同时为高电平时,LD1灯和RD1灯都不亮;夜间行驶信号为高电平时,LD3灯和RD3灯同时亮。
波形仿真结果满足预期的功能。
四、硬件测试
4.1引脚配置(EP1C6Q240C8)
输入信号
按键
引脚号
clk
clock
173
Brake
键3
143
Night
键4
158
Left
键5
160
Right
键2
140
输出信号
灯
引脚号
Ld1
D1
139
ld2
D2
141
ld3
D3
156
Rd1
D4
159
rd2
D5
161
rd3
D6
163
4.2烧录
4.3实现功能
1、按亮键1,D1灯闪亮,表示车辆左转。
2、按亮键2,D4灯闪亮,表示车辆右转。
3、同时按亮键1和键2,所有的灯都不亮,表示出现错误的输入信号。
4、在3的基础上,按灭键1,D4灯闪亮,表示车辆右转;按灭键2,D1灯闪亮,表示车辆左转。
5、按亮键3,D2和D5灯长亮,表示车辆刹车。
6、按亮键4,D3和D6灯长亮,表示车辆夜间行驶。
7、同时按亮键3和键4,D2、D3、D5、D6都长亮,表示车辆在夜间行驶时刹车。
8、8、同时按亮键3、键4、键1,D2、D3、D5、D6长亮,D1灯闪烁,表示车辆夜间行驶并在左转时刹车
五、问题与解决方法:
1、各个模块如何组合起来,利用顶层文件
2、分频器的设计,查课本并做适当修改
六、心得体会:
经过几次的上机实验和理论课学习,我熟练掌握了QuartusII软件的使用方法和设计流程,掌握了图形输入法和利用VHDL语言进行自顶向下设计的流程。
也能够将编译和仿真成功的程序下载到Cyclone芯片EP1C6Q240C8中在教学试验系统中进行硬件仿真。
VHDL语言是目前超大规模集成电路设计中不可缺少的工具之一,其在电子信息、通信、自动控制及计算机应用等领域的重要性日益突出。
作为一名自动化专业的本科生,应该系统的掌握这门课并且能够在模仿别人的设计思路的基础上有所创新。
EDA课程实践给了我一个将理论与实践相结合的机会。
每一次的试验过程中都会出现一些错误,但大部分情况下,我都能找出原因并解决它。
实在不能解决的时候,我会询问老师,并且能够在解决问题之后进行反思,告诫自己在以后的试验中要避免出现类似的问题。
通过本次设计,不仅培养了我们实际操作能力,也培养了我们灵活运用知识,理论联系实际,独立自主的进行设计的能力。
这次设计不仅是一个学习新知识、新方法的机会,同时也是对我们所学知识的一次综合的检验和复习,使我们明白了知己的缺陷所在,从而及时的查缺补漏。
这样的设计,真正的让我们学以致用。
七、参考文献:
6.1教材《数字电子技术基础》(第二版)(西安电子科技大学出版社);
6.2书籍《EDA与创新实践》(机械工业出版社),《EDA技术与VHDL编程》(李俊著);
6.3互联网网上资料。
习题
(Ex-1)画出下例实体描述对应的原理图符号元件:
ENTITYbuf3sIS--实体1:
三态缓冲器
PORT(input:
INSTD_LOGIC;--输入端
enable:
INSTD_LOGIC;--使能端
output:
OUTSTD_LOGIC);--输出端
ENDbuf3x;
ENTITYmux21IS--实体2:
2选1多路选择器
PORT(in0,in1,sel:
INSTD_LOGIC;
output:
OUTSTD_LOGIC);
ENDENTITYmux21;
答:
(Ex-2)图中所示的是4选1多路选择器,试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序。
选择控制的信号s1和s0为STD_LOGIC_VECTOR类型;
当s1='0',s0='0';s1='0',s0='1';s1='1',s0='0'和s1='1',s0='1'分别执行y<=a、y<=b、y<=c、y<=d。
答:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYMUX41IS
PORT(s:
INSTD_LOGIC_VECTOR(1DOWNTO0);--输入选择信号
a,b,c,d:
INSTD_LOGIC;--输入信号
y:
OUTSTD_LOGIC);--输出端
ENDENTITY;
ARCHITECTUREARTOFMUX41IS
BEGIN
PROCESS(s)
BEGIN
IF(S="00")THENy<=a;
ELSIF(S="01")THENy<=b;
ELSIF(S="10")THENy<=c;
ELSIF(S="11")THENy<=d;
ELSEy<=NULL;
ENDIF;
EDNPROCESS;
ENDART;
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYMUX41IS
PORT(s:
INSTD_LOGIC_VECTOR(1DOWNTO0);--输入选择信号
a,b,c,d:
INSTD_LOGIC;--输入信号
y:
OUTSTD_LOGIC);--输出端
ENDMUX41;
ARCHITECTUREARTOFMUX41IS
BEGIN
PROCESS(s)
BEGIN
CASEsIS
WHEN“00”=>y<=a;
WHEN“01”=>y<=b;
WHEN“10”=>y<=c;
WHEN“11”=>y<=d;
WHENOTHERS=>NULL;
ENDCASE;
ENDPROCESS;
ENDART;
(Ex-3)图中所示的是双2选1多路选择器构成的电路MUXK,对于其中MUX21A,当s='0'和'1'时,分别有y<='a'和y<='b'。
试在一个结构体中用两个进程来表达此电路,每个进程中用CASE语句描述一个2选1多路选择器MUX21A。
答:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYMUX221IS
PORT(a1,a2,a3:
INSTD_LOGIC_VECTOR(1DOWNTO0);--输入信号
s0,s1:
INSTD_LOGIC;
outy:
OUTSTD_LOGIC);--输出端
ENDENTITY;
ARCHITECTUREONEOFMUX221IS
SIGNALtmp:
STD_LOGIC;
BEGIN
PR01:
PROCESS(s0)
BEGIN
IFs0=”0”THENtmp<=a2;
ELSEtmp<=a3;
ENDIF;
ENDPROCESS;
PR02:
PROCESS(s1)
BEGIN
IFs1=”0”THENouty<=a1;
ELSEouty<=tmp;
ENDIF;
ENDPROCESS;
ENDARCHITECTUREONE;
ENDCASE;
(Ex-4)图中是一个含有上升沿触发的D触发器的时序电路,试写出此电路的VHDL设计文件。
答:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYMULTIIS
PORT(CL:
INSTD_LOGIC;--输入选择信号
CLK0:
INSTD_LOGIC;--输入信号
OUT1:
OUTSTD_LOGIC);--输出端
ENDENTITY;
ARCHITECTUREONEOFMULTIIS
SIGNALQ:
STD_LOGIC;
BEGIN
PR01:
PROCESS(CLK0)
BEGIN
IFCLK‘EVENTANDCLK=’1’
THENQ<=NOT(CLORQ);ELSE
ENDIF;
ENDPROCESS;
PR02:
PROCESS(CLK0)
BEGIN
OUT1<=Q;
ENDPROCESS;
ENDARCHITECTUREONE;
ENDPROCESS;
(Ex-5)给出1位全减器的VHDL描述。
要求:
(1)首先设计1位半减器,然后用例化语句将它们连接起来,图中h_suber是半减器,diff是输出差,s_out是借位输出,sub_in是借位输入。
(2)以1位全减器为基本硬件,构成串行借位的8位减法器,要求用例化语句来完成此项设计(减法运算是x–y-sun_in=diffr)。
答:
底层文件1:
or2a.VHD实现或门操作
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYor2aIS
PORT(a,b:
INSTD_LOGIC;
c:
OUTSTD_LOGIC);
ENDENTITYor2a;
ARCHITECTUREoneOFor2aIS
BEGIN
c<=aORb;
ENDARCHITECTUREone;
底层文件2:
h_subber.VHD实现一位半减器
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYh_subberIS
PORT(x,y:
INSTD_LOGIC;
diff,s_out:
:
OUTSTD_LOGIC);
ENDENTITYh_subber;
ARCHITECTUREONEOFh_subberIS
SIGNALxyz:
STD_LOGIC_VECTOR(1DOWNTO0);
BEGIN
xyz<
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- 西电数电 eda 汽车 尾灯