07基础电路设计七 EMC对策与雷击防护.docx
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07基础电路设计七EMC对策与雷击防护
基礎電路設計(七)EMC對策與雷擊防護
高弘毅
內容標題導覽:
|IC與LSI高速化與封裝時的噪訊對策|電路基板封裝時的電氣性|導體的電感|電感最低化設計|Ground|
|EMC的對策重點|Filter|介面的shield對策|屏蔽技巧|Twistpair電線與同軸cable|電源供給線產生的放射|
前言
由於IC與LSI高速化與高度積體化,使得IC與LSI本身就成是巨大的噪訊發生源,此外基於低耗電量的要求,即使IC與LSI低耗電化或是低噪訊化,從機器整體的角度觀之,機器對外部的噪訊反而變得極端敏感,因此有必要開發可抑制EMC等電磁干擾的技術。
噪訊對策可分為兩種方式,一種是直接抑制噪訊,另一種方式是避免外部噪訊造成電磁性結合引發電路誤動作,前者必需採取EMI對策,後者則需採取EMS對策。
在電磁噪訊充斥的環境下設計電子電路,除了成本tradeoff考量之外,概括性的對策手段摸索與理論的結合成為重要的手法,因此接著要深入探討EMI與EMS的防護與對策。
IC與LSI高速化與封裝時的噪訊對策
設計電子電路時選用適合電路動作速度的邏輯IC非常重要,如果IC動作速度超過設計上的要求時,系統與機器的頻寬會大幅增加(圖1),抑制機器產生的噪訊變得毫無意義,而且更不易進行EMC對策。
最近大部分的電子機器都使用高速低電壓CMOSIC,若與以往常用的TTLIC比較,CMOSIC反而更容易因噪訊造成電子電路誤動作。
噪訊發生源通常是在電流變化(di/dt)很大的部位。
CMOSIC是在switching產生大電流(過渡電流與充放電電流)變化時動作,此時若流入具有有限阻抗(impedance)的groundline(主要是inductance成份),該部位就會發生電壓下降現象,而壓降造所成電路誤動作,會因低電壓IC的閥值越低越危險。
相較之下高速IC的場合,即使是數ns的噪訊也會引發電路誤動作,因此不論是設計電子電路或是封裝設計,噪訊對策時必需注意以下要點:
(a).電源與接地層低阻抗化
雙面電路基板對動作速度較低的數位電路,具有良好的低阻抗效應,因此接地可以採用如圖2所示的網狀(mesh)導線,如果能縮小電源‧接地(ground)所形成的迴路面積(looparea),即使受到外部磁界影響產生誘導電流,由於該電流會相互抵銷,因此整體而言雙面電路較不易受到外部磁界影響。
不過短、粗是設計電源‧接地導線的基本重要觀念。
複數導體時電源‧接地的導線,則需避免島狀分佈。
高速高性能電路通常是採用多層電路板,同時會將電源‧接地作為better面,信號傳輸線路尤其是阻抗(impedance)為80Ω左右時,最好使用microstripline結構設計,如此便可降低傳輸線路的阻抗值,進而可讓送信端能使用具有高驅動能力的IC元件。
除此之外為了使電路能充分發揮應有特性與整合性,因此高速高頻電路大多使用多層電路板。
(b).Switching噪訊
有關高速數位電路中CMOSIC的時間延遲問題,由於Bus是在某種tinning下同步進行switching,未作switching時雖然祇有數μA的漏電(leak),不過當switching動作時CMOSIC電路的電流中含有貫穿電流與充放電電流成份,由於貫穿電流與充放電電流會影響其它元件與電路,因此它是造成電路障礙的原因之一。
【計算實例1】
有關貫穿電流的影響,假設CMOSIC為32位元Bus都是從0開始變化成1,每個位元的貫穿電流為10mA,電源供給的電流ID:
ID=32x10mA=320mA
瞬間發生如此大的電流變化(di/dt),雖然導線的長度很短,不過LSI內部寬度祇有1μm以下微細導線的電壓會急遽下降,造成LSI內部產生無法忽視的groundbounce現象。
上述計算實例祇考慮貫穿電流的影響,事實上LSI內部流有充放電電流,該充放電電流隨著動作頻率不斷變化,動作頻率越高消耗電流越大。
CMOSIC的消耗電流Pd可由下式求得:
靜態消耗電流IDD=Pd/VDD。
最近IC不朝朝向低電壓低耗電量方向發展,假設電源電壓從5V變成3.3V低電壓時,耗電量減少程度可利用式
(1)求得:
VDD2=(3.3V/5)2=0.44=44%
亦即電源電壓從5V變成3.3V低電壓時,耗電量會降低44%。
必需注意的是低電壓化對IC/LSI的站立/下降時間幾乎毫無影響,電壓變化(dv/dt)與高頻噪訊有直接關連,也就是說IC/LSI的低電壓化,可以有效減少IC/LSI本身的噪訊。
【計算實例2】
8位元shiftresistor74HC164的規格如下:
如上所述電源‧接地pattern導線層內流有貫穿電流、負載充放電電流、終端阻抗驅動電流所構成的高頻電源電流,而且電源‧接地pattern導線層內還具有有限阻抗(impedance),如果switching動作電流流入電源‧接地pattern導線層內時,就會因電壓下降造成電路發生誤動作。
此外若用介面cable與外部機器設備連接時,介面cable會成為common放射的天線,造成其它機器受到干擾,換言之電源接地層內的高頻電源電流是common放射的發射源,因此common放射成為EMI對策的重要對象之一。
實施switching動作電流對策時的重點,分別是IC/LSI的站立時間與下降時間。
站立時間越快電源電流的頻寬越大,放射至外部的電磁波頻寬也越大,相對的就越不容易進行對策。
對機器設備或是系統而言,維持最小頻寬與抑制放射噪訊,成為最有效的EMI對策,換言之延遲IC/LSI的站立時間具有下列效果:
※抑制放射噪訊的發生。
※可以抑制負載容量充放電時的電流。
※可以減少反射的影響。
因此IC/LSI必需選擇適合該電路特性的低速元件,因為避免使用超過電路特性的高
速IC,可以減少不必要的噪訊以及電路誤動作等困擾,這也是最有效EMI對策的基
本概念。
接著要介紹decoupling在抑制電源‧接地pattern導線層內高頻電源電流時所扮演的角色。
(c).DecouplingCondenser
DecouplingCondenser原本的目的是利用電容器儲存電荷,提供IC/LSI動作時必要的驅動電流,因此DecouplingCondenser必需具備可支援高速動作時貫穿電流等瞬間大電流的特性。
傳統的DecouplingCondenser祇需針對每個IC,使用0.01~0.1μF高頻特性的陶瓷電容器即可,尤其是消耗電流與驅動電流之間無極大差異時使用TTLIC,基本上就不會造成特別的問題。
不過IC高速化會使用信號站立時間變快,此外使用靜止電流與驅動電流的比很大的CMOSIC時,DecouplingCondenser的封裝方式則扮演關鍵性角色,由於DecouplingCondenser對電子電路具有重大影響,因此最近受到高度重視。
圖3是電容器(Condenser)的高頻波等價電路,類似這樣的電路並非單純的Condenser,因為根本上lead端會存有寄生電感(Inductance),而寄生電感會使Condenser無法充分對應鬚狀脈衝電流模樣的貫穿電流、充放電電流,最後造成電路動作延遲等嚴重後果,此時DecouplingCondenser卻無法有效提供IC/LSI必要的驅動電流。
造成上述現象主要原因是因為switch動作無法支援的電流,變成由電源提電流供,使得電源‧接地pattern導線層內流有鬚狀脈衝電流(高頻電源電流)。
換言之為了使DecouplingCondenser可作高速動作,因此需設法使電感成份降至最低水準,常用手法是選擇chipceramiccondenser作對策,該元件通常是設於電源‧接地端之間導線長度最短的區域,藉此降低電感成份。
在IC/LSI眾多元件種類之中,有些元件有考慮電源‧接地端的layout與DecouplingCondenser組裝問題,有些元件則未考慮上述問題。
多層電路板的電源‧接地是由batter面構成,因此電源‧接地即使是高頻性,仍可見到阻抗(impendence)成份。
IC/LSI用DecouplingCondenser的電荷屬於低阻抗,所以祇要補正IC/LSI不足的驅動電流,高頻電流就可以通過電源層流動。
具體對策如圖4所示,在電路上裝設高頻用inductor,如此一來就可提高高頻阻抗(impendence),進而防止switching時的動作電流流出電源側。
如上所述當switching時,高頻貫穿電流會在CMOSLSI內部電源與接地之間流動,為了抑制IC/LSI的高頻大電流集中在電源‧接地之間流動,同時減輕單位pin的電流,因此將電源與接地端子作多腳化(multipin)設計成為常用的手段。
如圖5所示實際pattern封裝設計時,並非概括性的設置DecouplingCondenser,而是在每個電源‧接地之間設置DecouplingCondenser。
(d).信號線的終端
要讓數位號產生的高頻波頻寬降至最低範圍,基本上必需防止傳輸線路不整合所造成的overshoot與linking波形變動,因為如此一來除了可以防止電路誤動作之外,還可使放射噪訊頻寬變窄。
圖6是常用的對策方式,這種對策也稱為終端法,不過最有效的終端法是並列終端法與Tabnan終端法。
(e)降低電流loop面積
某點的電磁波電界強度可用下式求得:
E=K(f2AI/r) ------------------------
(2)
K:
定數。
f:
頻率。
A:
電流loop的面積。
I:
電流loop的電流大小。
r:
至電流loop的距離。
由式
(2)可知降低電界強度的條件是抑制,增加值,也就是說要降低放射能量必需增加loop電流值,減少loop面積與頻率同時加大物理距離。
loop面積最小化意味著可以降低從該處放射的噪訊能量,同時還可以避免成為噪訊放射至外部的天線,使得電子機器不會產生或是接受噪訊,進而獲得EMC防護對策的預期效果。
除此之外layout封裝線路時,必需注意平行鄰接且長度較長的pattern,很容易發生crosstalk使得噪訊值無法降低,因此必需特別謹慎處理。
電路基板封裝時的電氣性
文接著要探討有關layout封裝線路時的噪:
①連接各電子元件的信號線電源‧接地導線pattern,必需全部與inductance連接,尤其是使用雙面印刷電路板的場合,更需作精密通盤的檢討。
②已經裝有電子元件的印刷電路板,基本上就會有所謂的浮游容量,尤其是inductance的powerline上,會佈滿整面浮游容量的「powder」。
浮游容量的影響隨著頻率的增加,使得浮游容量變成無法忽視的潛在性問題。
③平行鄰接的兩條pattern導線,具有靜電容量與電感(inductance)成份。
接下來要介紹有關上述②、③項因靜電誘導與電磁誘導造成意外性的噪訊誘導事項;上述第①項則在後段「導體的inductance」章節中有詳細的說明。
(1)靜電誘導
圖7是靜電誘導造成誘導電壓的等價電路,誘導電壓可利用下式求得:
V2=V1x{Z/(Z+ZS)}------------------(3)
ZS:
誘導體之間的浮游容量
Z:
grand與被誘導line之間的阻抗(impedance)。
由於高頻電路的ZS、Z絕對具有LC成份,因此可將高頻電路當作複素數考慮。
【計算實例3】
配電管內(duct)的電線與信號線相互緊密設置,假設兩者之間的結合容量為40pF/m,試算100V,50Hz的電線與信號線長度10公尺時,被信號線誘導的電壓V2。
信號線ground的阻抗(impedance)為1MΩ。
與10公尺長的信號線結合容量為400Pf時,電抗(reactance)ZS計算如下:
從以上計算結果可知誘導電壓由於結合容量降低獲得舒緩,也就是說電力線與信號信如果能取得充分的物理間隔就是最好的對策。
(2)電磁誘導
被電磁誘導的電壓可利用下式求得:
同相位電流在並行兩條pattern導線內流動時,會因磁氣結合變成相互電感誘導,此時的誘導電壓會與pattern直列重疊,形成被誘導pattern進而變成crossloop電流。
【計算實例4】
pattern導線上的兩條信號線,間隔,pattern長度,試算此時的相互電感(inductance);此外信號源的頻率為100MHz,電流時,試算此時的誘導電壓。
導體的電感
假設印刷電路板上形成的導體pattern自我電感(inductance)為,pattern寬度+銅箔厚度為parameter,電感與pattern長度的關係如圖8所示。
自我電感的計算式如下所示:
【計算實例5】
假設獨立的印刷pattern寬度w為0.2mm,導體厚度t為18μm,長度λ為100mm。
試算pattern的自我電感L與導體R阻抗。
此外試算頻率分別是1MHz、10MHz、100MHz,導體的誘電率σ=0.58x108(S/m)時的電抗(reactance)XL。
將以上數據代入式(4)與式(5),分別計算自我電感與導體阻抗,其結果如下:
L=0.146μH
R=0.47Ω
接著計算頻率為1MHz、10MHz、100MHz時的電抗(reactance),其結果如下:
f=1MHz時 f=10MHz時 f=100MHz時
XL=0.92Ω XL=9.2Ω XL=92Ω
由以上計算結果可知動作頻率變高,在1MHz左右時阻抗(Z=R+jL∞)很低,因此pattern導線的電抗(reactance)強度還不致對電路造成影響。
不過當頻率變成100MHz時,自我電感的電抗(reactance)XL是導體阻抗的200倍,也就是說一旦變成100MHz時,導線pattern產生的電壓下降成為無法忽視的問題,它與上述連接元件的pattern導線,在高頻領域時必需考慮的電感(inductance)具有相同意義。
電感(inductance)與導體的長度與寬度具有依存特性,導體的寬度越大長度越短,越能抑制阻抗(impedance)。
由圖8可知自我電感具有長度方向依存特性,對寬度方向的依存性較低,例如寬度增加十倍,電感(inductance)大約降低一半左右,不過如果長度變成1/2時,電感值可改善至1/2.2以下。
由此可知pattern變短是降低阻抗(impedance)非常有效的方法。
電感兩端發生的電壓下降程度,與電流的時間變化成一定比例,電壓下降e可利用下式求得:
e=L×(di/dt)----------------------------(8)
減緩電壓下降可利用式(6)抑制急遽的電流變化,並降低自我電感(inductance)。
di/dt與IC的站立時間特性有關,因此限制使用超過設計需求的高速IC,成為抑制噪訊值最佳手段。
不過最近的高速IC輸出阻抗(impedance)一般祇有10Ω左右,站立時間為0.5ns,因此di/dt大約為左右。
【計算實例6】
印刷電路板的條件與計算實例5相同,試算108(A/S)電流變化時的電壓e。
e=L×(di/dt)
=0.146(μH)×(A/S)
=14.6(V)
由計算結果得知由於有導體阻抗,因此產生的電壓反而變低,而誘導電壓
的大小則超過預期。
電感最低化設計
如以上的說明印刷電路板的自我電感(inductance)對高速高頻電路而言,基於電路特性的考量,電路阻抗(impedance)已經成為無法忽視的問題,因為印刷pattern在高速switching時,根據計算實例6的計算結果可知,印刷pattern上會產生電壓下降等問題,該電位差隨著印刷pattern長度成為頻率的天線,也就是說它會變成電磁噪訊的發生源。
減緩電磁噪訊的方法如上所述,必需延緩電流的時間變化(di/dt),同時降低電感(inductance),不過基於IC特性與要求性能等限制,無法概括性決定di/dt,因此有關如何降低電感,成為所有電路共通性問題。
然而電感是用物理尺寸決定,原則上縮短導線長度無法適用於所有電路,尤其是元件的位置關係,造成pattern長度變長時,要利用電感最小化減輕電感對電路的影響,往往無法順利獲得預期的效果,這種情況可在傳輸信號的電流loop電流方向降低實效電感,藉此減輕電感對高速高頻電路的影響。
圖9是兩條導體內電流流動的方向,電流流動的方向相同時稱為「commonmode電流」(圖中實線部份);電流流動的方向為相異方向時稱為「normalmode電流」(圖中虛線部份),電流流動方向的差異造成的實效電感Leff可用下式表示:
電磁放射噪訊的大小並非是電感(inductance)與高頻電流相乘的結果,而是電感與實效電感Leff兩者相乘的積,因此降低實效電感Leff成為減輕電磁放射噪訊重要的因素,也是探討EMI對策時的主要對象。
為了降低實效電感Leff,以式(9)normalmode電流而言,可用下式表示:
L1=M時會變成理想的實效電感,不過事實上不可能獲得0Ω的實效電感。
滿足式(11)最大極限的條件是使相互電感M成為最大化,也就是說在相同條件下必需使實效電感最小化(圖10)。
要使相互電感M成為最大化,乃是意味著使往復的電流loop作最大的磁氣結合,亦即當電流loop的往復線作鄰接配線時,其結果就是loop面積最小的時候(圖11)。
需注的是信號線與接地線一旦分開的話,就無法獲得預期的實效電感,此時的實效電感大小大約是自我電感的一半左右。
Ground
CMOSIC/LSI動作時ground流有switching電流(過渡電流),該過渡電流如果侵入電路共通阻抗(impedance)所構成的電路block時,就會成造成重大障礙,其中又以ground產生的電位差會造成機器發生誤動作,並成為放射噪訊的發生源,因此長久以來一直受到高度重視,這表示降低ground的阻抗,與確保電子機器的性能具有密切的關連。
多層基板是由面構成ground,所以比較容易獲得近乎理想狀況的低阻抗效果,雙面基板時就必需設法分散ground電流並降低阻抗(impedance),基本上可以採用上述的梳形配線作對策。
最後將本節介紹的重點整理成如下:
(一)減低導線pattern的長度,降低自我阻抗(impedance)。
(二)減低pattern導線的長度對降低自我阻抗(impedance)具有很好的效應。
導線pattern的寬度增加10倍,自我阻抗
祇降低一半,相較之下導線pattern的長度減低一半,自我阻抗可降低1/2.2以下。
(三)將往復電流loop鄰接配線,可以有效減低實效電感(inductance);減少電流loop
的面積,可獲得最大值的相互電感(inductance)。
(四)實效電感與電流兩者相乘的積,會變成電磁放射噪訊磁界的大小。
(五)電流loop的面積是指實際圍繞信號線與接地線(returnline)的面積,如果信號線
與接地線未鄰接貼近時,實效電感(inductance)會大幅降低。
如上所述根本上最有效的噪訊對策就是「不製造」、「不接受」噪訊,不過最近大部份的電子機器基於設計上的需要,大多是利用介面cable與外部機器、感測器連接,在靜電、電界、磁界、電洞(surge)等噪訊非常複雜的環境下,介面cable會接收EMI產生誘導電壓,最後造成電子機器誤動作immunity等問題。
為了阻隔噪訊入侵通常會在connector端子附近裝設filter,不過介面上的EMI對策,根本方法是優先處理介面本身,殘餘的噪訊才用filter去除,因此接下來要介紹有關介面EMC的對策rule。
EMC的對策重點
(一).降低grand‧電源系的阻抗(impedance)
grand是電路動作的基準電位,因此基準電位穩定化非常重要,此外還必需抑制電源line的IC/LSI在switching時產生的過渡電流流動。
※數位與類比混載電路,必需將電氣性、物理性的ground‧電源系分開或是絕緣,ground的供給端需作一點接地。
圖12是利用相同電源驅動類比電路與數位電路,不過實際上盡可能改採各別電源方式,提高兩種性質不同的電路所需的電力,主要原因是希望避免兩種電路的ground‧電源發生結合效應。
※雙面印刷電路的場合為了穩定ground,因此電路板上必需設置很大的空曠面,再利用groundpattern填埋。
※由於高耗電CPU等LSI是以大電流作高速switching動作,因此可能會對周圍的IC/LSI造成影響,此時可以採取Decoupling對策,或是在電源部位各別設置Filter,防止電源的高頻成份流入其它電路,進而降低不良影響。
※多層基板的場合各面被分割成複數層,因此電源層屬於低阻抗(impedance),高頻電流會擴散至一面,如果電源與介面cable連接時,就會供給commonmode電流,造成EMI更加惡化。
※DecouplingCondenser的作用是當作局部電源效應,使電源‧ground之間的電流loop最小化。
(二).避免使用overspec的高速IC
※IC的站立與下降時間越短,相對的頻率頻譜範圍越寬,由於放射與頻率成一定比例,而crosstalk又與頻率成一定比例增加,因此使的EMI對策變得非常困難,此種情況就必需嚴格限制使用overspec的高速IC。
※使用低耗電低電壓IC,對抑制EMI的噪訊能量具有重大效益。
(三).反覆周期性的高速clock電路,必需進行阻抗(impedance)整合高頻電路的頻率波長如果大於pattern長度所能忽視的長度時,傳輸線路上波形的位相與振幅就會對電路造成影響,最後導致linkingovershoot等現象,因此反覆周期性的高速clock電路,必需進行阻抗(impedance)整合。
※因linking造成的偏斜波形,是發生放射與crosstalk的主要原因之一。
※無終端時反射係數如下式所示:
p=(ZR-ZO)/(ZR+ZO)----------------------------(12)
如上所述最有效的終端法是並列終端與Tabnan終端,不過這兩種方式最大缺點是DC成份的耗電性偏高,很容易造成驅動端IC過度負擔。
※雖然直列終端的設有終端電阻,不過即使收信端發生反射,也不會使驅動端產生再反射,而且這種方式的damping電阻通常祇有數十Ω左右。
(四).為減緩crosstalk,必需增加信號pattern之間的結合阻抗(impedance)雖然具體方法是擴大物理間隔,不過實際上大部份的電路板並無充裕的空間,因此建議下列替代方法:
※由於crosstalk的大小隨著並行pattern的長度增加,因此建議儘量縮短高速信號pattern的長度。
※在複數並行的信號pattern之間設置groundpattern,除此之外增加電路板上的輸出入line長度,可獲得相當好的效果。
(五).高頻電路的元件layou
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