数字时钟设计实验报告资料整理.docx

数字时钟设计实验报告资料整理.docx

《数字时钟设计实验报告资料整理.docx》由会员分享，可在线阅读，更多相关《数字时钟设计实验报告资料整理.docx（3页珍藏版）》请在冰豆网上搜索。

数字时钟设计实验报告资料整理

电子课程设计

题目：

数字时钟

数字时钟设计实验报告

1、设计要求：

设计一个24小时制的数字时钟。

要求：

计时、显示精度到秒；有校时功能。

采用中小规模集成电路设计。

发挥：

增加闹钟功能。

2、设计方案：

由秒时钟信号发生器、计时电路和校时电路构成电路。

秒时钟信号发生器可由振荡器和分频器构成。

计时电路中采用两个60进制计数器分别完成秒计时和分计时；24进制计数器完成时计时；采用译码器将计数器的输出译码后送七段数码管显示。

校时电路采用开关控制时、分、秒计数器的时钟信号为校时脉冲以完成校时。

3、电路框图：

译码器

译码器

译码器

时计数器

（24进制）

分计数器

（60进制）

秒计数器

（60进制）

校时电路

秒信号发生器

图一数字时钟电路框图

4、电路原理图：

（一）秒脉冲信号发生器

秒脉冲信号发生器是数字电子钟的核心部分，它的精度和稳定度决定了数字钟的质量。

由振荡器与分频器组合产生秒脉冲信号。

Ø振荡器:

通常用555定时器与RC构成的多谐振荡器，经过调整输出1000Hz

脉冲。

Ø分频器:

分频器功能主要有两个，一是产生标准秒脉冲信号，一是提供功能

扩展电路所需要的信号，选用三片74LS290进行级联，因为每片为1/10分频器，三片级联好获得1Hz标准秒脉冲。

其电路图如下：

图二秒脉冲信号发生器

（二）秒、分、时计时器电路设计

秒、分计数器为60进制计数器，小时计数器为24进制计数器。

Ø60进制——秒计数器

秒的个位部分为逢十进一，十位部分为逢六进一，从而共同完成60进制计数器。

当计数到59时清零并重新开始计数。

秒的个位部分的设计：

利用十进制计数器CD40110设计10进制计数器显示秒的个位。

个位计数器由0增加到9时产生进位，连在十位部计数器脉冲输入端CP，从而实现10进制计数和进位功能。

利用74LS161和74LS11设计6进制计数器显示秒的十位，当十位计数器由0增加到5时利用74LS11与门产生一个高电平接到个位、十位的CD40110的清零端，同时产生一个脉冲给分的个位。

其电路图如下：