锁相频率合成器的设计.docx

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锁相频率合成器的设计

锁相频率合成器的设计

第一章频率合成器概述

1.1频率合成器的概念及其发展

所谓频率合成，又称频率综合，简称频综，是由一个（或几个）具有低相噪、高精度和高稳定度等综合指标的参考频率源经过电路上的混频、倍频或分频等信号处理，以便对其进行数学意义上的加、减、乘、除等四则运算，从而最终产生大量具有同样精确度与稳定度的频率源[1]。

频率合成技术起源于二十世纪三十年代，至今已有近七十年的历史。

频率合成器是电子系统的心脏，是决定电子系统性能的关键设备，随着现代军事、国防及无线通信事业的发展，移动通信、雷达、制导武器、电子测量仪器和电子对抗等电子系统对频率合成器提出了越来越高的要求。

世界各国都非常重视频率合成器的研究与应用，低相位噪声、高纯频谱、高速捷变和高输出频段的频率合成器已经成为频率合成发展的主要趋势。

对于频率合成器，主要有六项性能指标：

频率范围、频率分辨能力、频率转换时间、频率准确度和频率的稳定度、相位噪声、频谱纯度。

这六项指标影响着整个频率合成器的方案论证，成本估算，体积考虑和功耗等方面。

其中相位噪声，频率转换时间为最的关键指标。

这六项指标为是设计频率合成器的最基本的依据[7]。

随着数字信号理论、计算机技术、DSP技术及微电子技术的发展，在频率合成领域诞生了一种革命性的技术，这便是二十世纪七十年代出现的DDS（DirectDigitalSynthesis）——直接数字频率合成技术。

1971年，J.Tierney和C.M.Rader等人在数字频率合成器一文中首次提出了一种新型的频率合成技术——数字频率合成（DDS）的概念[3]。

从而揭开了频率合成技术发展的新篇章，这标志着频率合成技术迈进了第三代。

DDS技术是利用数字方式累加相位，再以相位和来查询正弦函数表得到正弦波的离散数字序列，最后经D/A变换形成模拟正弦波的频率合成方法。

DDS频率合成技术的优点是具有输出频率相对带宽高，频率分辨率高，频率转换时间快，频率变化时相位保持连续，任意形状的周期信号均可以合成，同时输出正交信号的能力，数字调制能力强，集成度高，体积小，控制方便，便于与计算机相连接。

容易实现线性调频和其他各种频率﹑相位﹑幅度调制，输出频率的稳定度及相噪等指标与系统时钟相当，全数字化便于单片集成等优良性能。

因此在短短二三十年时间里，得到了飞速的发展和广泛的应用[6]。

另外，有一种典型的频率合成器称为混合式频率合成器（HybridFrequency

Synthesis），如前所述，PLL频率合成技术具有高频率、宽带、频谱质量好的优点，但是其频率切换速度低，只能达到微秒级。

而DDS技术则具有高速频率捷变能力（可以达到纳秒级）、高度的频率和相位分辨能力，但目前尚不能做到宽带，频谱纯度也不如PLL。

在设计电路时经常要在带宽、频率精度、频率切换时间、相位噪声等要求中折衷考虑[2]。

因此，出现了多种将两种技术结合起来构成DDS与PLL混合技术实现频率合成的方案，DDS＋PLL频率合成就是以DDS作为PLL的参考源驱动PLL的一类混合型频率合成技术.DDS有输出步长小而又有较高相噪的优点，但同时又有杂散较多的缺点。

而PLL在输出步长小时，相位噪声差，但它对杂散的抑制性能良好。

所以DDS与PLL两种频率合成技术结合起来，取长补短，相得益彰，是一种非常合理的频率合成解决方案。

因此DDS＋PLL频率合成已经成为目前使用最为广泛的频率合成技术之一[8]。

1.2频率合成技术近况及其展望

近年来随着GSM、GPRS、3G、BlueTooth乃至已经提出标准的4G等移动通信以及LMDS、无线本地环路等无线接入的发展，同时加上合成孔径雷达、多普勒脉冲雷达等现代军事、国防、航空航天等在科技上的不断创新与进步，世界各国都非常重视频率合成器的发展。

所有的这些社会需求以及微电子技术、计算机技术、信号处理技术等本身的不断进步都刺激了频率合成技术的发展[3]。

就锁相环频率合成方面而言，随着各生产频率合成芯片的公司如Qualcomm、ADI、NSC、Motorola、PSC及Cypress等相继推出各自的优势产品，使得PLL频率合成的发展表现出以下趋势：

1、频率合成器芯片各项技术指标大大提高。

以PLL频综为例，如美国国家半导体公司的LMX243X频综芯片的噪声基底已达到－219dBc/Hz，还有如美国PEREGEINE公司的PE3236，Qualcomm公司的Q3236等等性能优良的频综芯片；同时，PLL芯片的体积和功耗也越来越小；芯片的工作频率越来越高，如ADI公司在Si片上生产的PLL频率合成芯片已能工作到7GHz。

2、鉴相器不再使用传统的电压型，而是采用电流型电荷泵技术，使得鉴相器的输出变为误差电流而不是误差电压。

电荷泵锁相频率源具有低功耗、高速、低抖动、低成本等特点。

理想的电荷泵具有无限大的环路增益，若不考虑压控振荡器的电压输入范围，则该环路具有无限大的频率牵引范围。

由于电荷泵技术的使用，在锁相环路滤波设计时就可以采用无源的环路滤波器。

这样的结果是一方面锁相环仍然可以获得理想二阶环路滤波器的性能；另一方面它可以改善因环路滤波中存在有源器件而使相噪的恶化，视具体情况不同，一般来说有3～8dB的相噪改善。

当然，环路中采用有源滤波来抑制杂散又另当别论。

3、小数（分数）分频（Fraction-N）频率合成器的崛起。

整数分频PLL的步长和分辨率是一对矛盾。

虽然DDS的步长和分辨率可做得很小，但输出频率不高，杂散很大。

但现代的分数频率合成器则很好的解决了这个问题。

由于采用全数字Σ－Δ内插调制器，大大地抑制了量化噪声，同时也克服了传统模拟相位内插（API）的电路复杂、调试困难等缺点。

分数锁相环具有宽带、低相噪、高分辨率等优良性能。

如美国国家半导体公司的LMX2471Delta-SigmaFractional-NRF/IFDual，最高工作频率达3.6GHz,噪声基底达－210dBc/Hz，功耗5.6mA[2]。

4、频综芯片的外围芯片技术指标也有很大的提高，这就进一步提高了频率合成器的性能和指标。

如VCO、晶体振荡器等的噪声性能也越来越高[4]。

在DDS频综方面，目前生产DDS芯片公司主要有美国的ADI、QualcommSciteg、电子科技大学硕士学位论文分数分频锁相环频率合成器的研究7Standford、Harris及Synegy等公司以及法国的Omerga、Dassault公司等。

市场上性能优越的DDS芯片也层出不穷，Qualcomm公司推出了DDS系列Q2220、Q2230、Q2334、Q2240、Q2368，其中Q2368的时钟频率130MHz，分辨率0.03Hz，杂散-76dBc，变频时间0.1μs；Sciteq公司也推出了系列化的DDS产品，其中ADS-431的时钟频率为1.6GHz，可正交输出，分辨率1Hz，杂散-45dBc，变频时间30ns；此外，美国AnalogDevice公司也相继推出了他们的DDS系列：

AD9850、AD9851，可以实现线性调频的AD9852，两路正交输出的AD9854以及以DDS为核心的QPSK调制器AD9853、数字上变频器AD9856和AD9857。

AD9858的时钟频率1000MHz，相躁－147dBc/Hz，杂散-84dBc[5]。

此外，在微波频段的频率合成中还有另外一种重要的技术，那便是介质谐振器（DR）稳频的振荡器（DRO）。

DR的高Q特性使其充当了“微波晶振”的角色，故在微波频段的频率合成中通过使用DRO便能够极其容易地实现微波频率源的低相位噪声。

DR兼具价格低廉与谐振频率温度系数可正可负的优良特性，这一特性可以大大提高DRO的频率温漂性能，在这一点上普通的晶振是无法实现的，因为普通晶振要想减小温漂只有采用TCXO（TEMPERATURECOMPENSATIONCRYSTALOSCILLATORS－温补晶振）或OCXO（OVENCONTROLLEDCRYSTALOSCILLATORS－恒温晶振）,这将增加其实现的复杂性。

用GaAs-MESFET做成的DRO在微波波段（≥10GHz），其相位噪声很容易做到-100—-120dBc/Hz@10KHz。

DRO的缺点是无法实现宽带多频点。

但是DRO在点频工作时具有很大的优势，所以DRO频率合成器是一种具有很大发展与应用前景的微波频率源。

尽管上述各种频率合成技术各有优点，但现在的频综发展趋势是将DS、PLL、DDS、DRO、混频、倍频等技术合理组合使用，这样使得频率合成器的相位噪声，杂散指标、跳频时间和输出频率范围等技术指标大大提高。

如锁相环介质压控振荡器（PLL-DRVCO）可使相位躁声在很宽的付氏频率范围内保持很低。

此外采用多环以及混频PLL也是减小相位躁声与杂散信号的常用方法。

1.3本文的主要研究内容和意义

频率源是任何电子系统必不可少的，并且在很大程度上决定了系统的性能，可称之为电子系统的心脏。

频率合成器就是一个高性能的频率源，它可使得从大量频率中选择某一工作频率变得极其精确、迅速和方便。

锁相合成技术是基于锁相环路的同步原理，从一个高准确度、高稳定度的参考晶体振荡器，综合出大量离散频率的一种技术。

锁相频率合成器技术性能越优，且集成度高，可靠性能好，成本低廉，是目前工程应用中最为普遍的。

在现代无线通信系统中，频率合成器的高相噪、小步长和低分辨率等指标是决定系统性能的一个关键性因素。

高的相噪指标能提高系统的信噪比，降低临近信道干扰，增加信道之间的隔离度；小步长和低分辨率能提供较多的可用频点数。

而锁相跳频源作为当今频率源的主流，可见研究其低噪声性能很有现实意义。

第二章锁相环的设计

锁相环是一个相位自动控制系统，其基本框图如图2－1，它主要由三部分构成：

鉴相器（PD）、环路滤波器（LPF）、压控振荡器（VCO）。

鉴相器是相位比较装置，用来检测输入信号瞬时相位θi（t）与反馈瞬时相位θo（t）之间的相位差θe（t），产生对应于两信号相位差θe（t）的误差电压Ud（t）。

环路滤波器的作用是滤除误差电压Ud（t）中的高频成分和噪声，以保证环路要求的性能，增加系统的稳定性[7]。

压控振荡器守控制电压）uc（t）的控制，使压控振荡器的频率向输入信号的频率靠拢，也就是使差拍频率越来越低，直至消除频差而锁定。

图2-1锁相环路的基本构成

锁相环是一个相位负反馈控制系统。

它比较输入信号和压控振荡器输出频率之间的相位差，从而产生误差控制电压来调整压控振荡器的频率，以达与输入信号同频。

在环路开始工作时，通常输入信号的频率与压控振荡器未加控制电压时的振荡频率是不同的，由于两信号之间存在固有频差，他们之间的相位差势必一直在变化，会不断地变到超过2π，而鉴相器的特性是以2π为周期，结果鉴相器输出的误差电压就在某一范围内摆动。

在这种误差电压控制下，压控振荡器的频率也就在相应的范之内变化。

若压控振荡器的频率能够变化到与输入信号频率相等，便有可能在这个频率上稳定下来（当然只有在一定的条件下才可能这样）。

达到稳定之后，输入信号和压控振荡器输出信号之间的频差为零，相位差不再随时间变化，误差电压为一固定值，这时环路就进入锁定状态。

2.1鉴相器（PD）的设计

鉴相器是一个相位控制比较器，用来检测输入瞬时相位θi（t）与反馈瞬时相位θo（t）之间的相位差θe（t）。

而输出的误差电压Ud（t）是相位差θe（t）的函数。

即：

Ud（t）=f[θe（t）]

其中函数f[θe（t）]称为鉴相特性。

由此可以看出鉴相器在锁相环中起误差敏感元件作用。

常用的正弦鉴相器可用模拟乘法器与低通滤波器的串接作为模型,如图2-2（a）所示；

鉴相器的数学模型，如图2-2（b）所示。

图2-2（a）图2-2（b）

2.2压控振荡器（VCO）的设计

压控振荡器是一个电压—频率变换装置，它的振荡频率应随输入控制电压uc（t）线性的变化[7]。

即：

ωv（t）=ωo+Kouc（t）

其中ωv（t）是压控振荡器的瞬时角频率；Ko为压控灵敏度，单位是[rad/s.V],ωo是环内压控振荡器的自由振荡角频率,它也是环路的一个重要参数。

实际应用中的压控振荡器的控制特性只有有限的线性控制范围，超出这个范围压控灵敏度会下降。

压控振荡器的输出是反馈到鉴相器上，对鉴相器输出误差电压uc（t）起作用的不是其频率，而是相位。

其传输函数为：

θo（t）=KOuc（t）/s

上式包含一个积分算子1/s，这是相位与角频率之间的积分关系形成的。

这个积分是压控振荡器固有的，因此通常称压控振荡是PLL中的固有积分环节。

这个积分作用在路中起着相当重要的作用。

图2-3压控曲线

实际应用中的压控振荡器的控制特性只有有限的线性控制范围，超出这个范围压控灵敏度会下降。

上图中的实线是实际的压控曲线。

压控振荡器的输出是反馈到鉴相器上，对鉴相器输出误差电压uc（t）起作用的不是其频率，而是相位[8]。

2.3环路滤波器（LPF）的设计

环路滤波器具有低通特性，它可以起到低通滤波器的作用，更重要的是它对环路参数调整起着决定性的作用[9]。

环路滤波器是一个线性电路，由电阻、电容、电感（有时还包括运算放大器）组成，在时域分析中可用一个传输算子F（p）来表示，其中p（d≡/dt）是微分算子；在频域分析中可用传输函数F（s）表示，其中s（jα+Ω）是复频率；若用sj=Ω代入F（s）就得到它的频率响应F（jΩ）,故环路滤波器模型可表示如下图:

Ud（t）F（p）Uc（t）ud（s）F（s）uc（s）

图2-4环路滤波器的模型

环路滤波器有无源滤波器和有源滤波器两种类型，常用的环路滤波器有RC积分滤波器、无源比例积分滤源波器和有源比例积分滤波器。

系统采用的环路结构是四阶无源环，如图2－4。

由于电荷泵输出电压最高输出只有2.5V，低于输出频率所需的调谐电压，所以在3R3C极点前加了一级运放，以保证足够大的压控电压，同时还增强了两级环路滤波器之间的隔离度。

图2-54阶无源滤波器

环路滤波器的阻抗Z（s）定义为VCO的输出电压除以PLL的电荷泵电流：

定义时间常数T1、T2、T3、T4：

T1＝（R2×C2×C1）/A0T2＝R2×C2T3＝T1×T31

T4＝T1×T41

A0＝C1＋C2+C3+C4（T31、T41必须小于1）

开环增益G（s）:

Kφ电荷泵增益，KvcoVCO增益

相位裕量φ定义为180度减去前向环路增益（G（s）/N）相位：

φ=180+arctan（Wc×T2）-arctan（Wc×T1）-arctan（Wc×T3）-arctan（Wc×T4）

近似求解得：

T2=

由于是近似解，通常考虑取一优化因子λ

T2=

带入上式，可求得T1:

T1=

由理论推导知，当环路带宽为Wc前向环路增益等于1时可得A0：

A0=

其中A=1+R6/R5

各元件值计算：

2.4环路的相位模型的设计

前面已分别得到了环路的三个基本部件的模型，按图2－1的环路结构，将这三个模型连接起来得到环路的模型，如图2-6所示；

图2-6锁相环路的相位模型

由图上明显看到，这是一个相位负反馈的误差控制系统。

输入相位θ1（t）与反馈的输出相位θ2（t）进行比较，得到误差相位θe（t），由误差相位产生误差电压ud（t）,误差电压经过环路滤波器F（s）的过滤得到控制电压uc（t）,控制电压加到压控振荡器上使之产生频率偏移，来跟踪输入信号频率ωi（t）。

在uc（t）的作用下，输出频率ωv（t）向输入频率ωi（t）靠拢，一旦达到相等时，若满足一定的条件，环路就能稳定下来，达到锁定。

锁定之后，被控的压控振荡器频率与输入信号频率相等，两者之间维持一定的稳态相位差[10]。

2.5分数分频器锁相频率合成器的设计

锁相频率合成器的基本特性是，每当可编程分频器的分频比改变1时，得到德输出频率增量为参考频率fr。

若需要提高频率的分辨力，就必须降低参考频率，这就要引起环路带宽的降低，环路带宽的降低对噪声和频率转换时间是不利的，我们设想，假设可编程分频器能提供分数的分频比，每次改变某位分数，就能在不降低参考频率的情况下提高参考频率分辨力了，可是，数字分频器本身无法实现分数分频。

实际上，利用整数分频的数字分频器可以采用一种平均的方法完成分数分频。

其主要的技术指标为：

（1）频率合成器输出频率范围为500~1000MHz；

（2）频率合成器频率分辨力为105Hz；

（3）频率合成器单边带相位噪声〈-85dBc／1kHz／Hz

（4）频率合成器杂散抑制﹥70dB

本论文的创新点就是在原来的分数分频锁相频率合成器的基础上加了一块芯片LMX2470来实现降低相位噪声，频率分辨率高。

第三章分数分频锁相环频率合成器的整体电路及功能分析

3.1整体电路

频率合成器原理图如图所示。

由于输出频率范围1000－1900MHz，选用RF环路，晶振采用20MHz温补晶振IQTCXO－253，VCO选用Z－COMM公司的V590ME01。

鉴相频率确定为5MHz，虽说LMX2470的参考频率可以达到30MHz，鉴相频率可选为20MHz或10MHz，但是在设计环路滤波器时，使得某些电容值很大，以至于很难实现。

频率步径为10MHz。

分辨率为1.2Hz、1.25kHz、2.5kHz分别进行测试。

图3-3电路原理图

3.1.1LMX2470简介

LMX2470是美国国家半导体公司新推出的高性能、低功耗、双锁相环芯片，其主要特点有：

超低功耗（4.1mA）；低相位噪声；低分数杂散；双模前置分频比可编程（主环P＝16/17/20/21，副环P＝16/17或8/9）；12Bit和22Bit可选分数分频模；4阶可编程∑△调制器；工作频率高，主环分数N分频达2.6GHz，副环整数N分频达800MHz[14]。

LMX2470芯片设有22位的模数供选择，可支持高比较频率，其正常相位噪音为-210dBc/Hz。

装设于其电路板上的晶体倍频器可将时钟频率加大一倍，以提供更高的比较频率，确保正常相位噪音为-213dBc/Hz。

这款芯片的分数低假信号不超过-90dBc。

这款芯片的delta-sigma调制功能能将频带内的噪音及假信号驱逐出环路带宽范围之外。

等级较高的调制器可以将更多噪音及假信号驱至高频区，然后由环路滤波器进行滤波。

LMX2470芯片可让用户将调制器设定至第4级。

第四章结论

分辨率为1.2Hz时，分数分母设置为4194303，分子取1。

环路滤波器参数如下（调试后）：

C1=1.3nFC2=153.9nFC3=3.9nFC4=6.6nF

R2=220ΩR3=160ΩR4=160Ω

用HP8564测试合成器的相位噪声和杂散指标如下（在1050.000MHz测试）：

相位噪声：

－90dBc/Hz@1kHz-84dBc/Hz@10KHz

－95dBc/Hz@50KHz－108dBc/Hz@100KHz

杂散（非谐波）：

由于仪器的分辨率原因，观察不到杂散。

分辨率为1.25kHz时，分数分母设置为4000，分子取1。

环路滤波器参数如下：

C1=5.6nFC2=153.9nFC3=5.6nFC4=7nF

R2=220ΩR3=240ΩR4=160Ω

用HP8564测试合成器的相位噪声和杂散指标如下表二所示：

分子1，分母4000，分辨率1.25K，相位噪声最好模式时，环路参数稍有改变

表二

（MHz）

200k/100k

（-dBc/Hz）

100k/50k

20k/10k

2k/1k

10k/1.25k

10k/2.5k

1010.00125

107.3

93.5

80.2

89.5

37.2

43.8

1010.00125

107.4

94.6

80.1

89.5

39.0

42.7

1020.00125

107.4

94.3

80.8

89.5

39.5

42.3

1030.00125

108.4

95.2

81.1

90.8

43.5

41.8

1040.00125

108.4

94.8

80.3

90.5

45.0

42.0

1050.00125

108.8

95.1

80.6

89.3

48.0

41.8

1060.00125

108.9

95.4

80.8

90.3

46.0

41.5

1070.00125

109.1

95.8

80.5

89.5

44.3

41.8

1080.00125

109.6

95.7

80.3

88.2

41.2

41.5

1090.00125

108.4

95.5

80.1

88.9

40.3

41.8

1100.00125

108.8

96.2

80.0

89.5

38.0

41.2

1110.00125

109.1

96.2

80.4

89.0

37.5

41.3

1120.00125

108.9

96.7

81.0

89.7

36.0

41.2

1130.00125

109.3

96.3

80.7

91.3

35.6

40.8

1140.00125

109.6

97.8

80.6

87.4

35.2

40.3

1150.00125

109.9

96.7

80.2

88.7

35.4

39.6

1160.00125

109.4

96.8

80.1

86.2

36.2

40.0

1170.00125

108.8

95.8

80.7

86.5

35.8

39.7

1180.00125

109.1

97.4

80.6

90.4

37.7

40.0

由表可知，

相位噪声：

－86dBc/Hz@1kHz-80dBc/Hz@10KHz

－95dBc/Hz@50KHz－107dBc/Hz@100KHz

杂散（非谐波）：

<－35dBc

分辨率为2.5kHz时，分数分母设置为4000，分子取2。

环路滤波器参数如下：

C1=6.7nFC2=154.7nFC3=6nFC4=9.2nF

R2=220ΩR3=330ΩR4=160Ω

用HP8564测试合成器的相位噪声和杂散指标如下表三所示：

分子2，分母4000，分辨率2.5K，相位噪声最好模式时，环路参数稍有改变

表三

（MHz）

200k/100k

100k/50k

20k/10k

2k/1k

10k/2.5k

10k/5k

1000.0025

108.3

93.5

80.2

89.5

37.2

43.8

1010.0025

108.4

94.6

80.1

89.5

39.0

42.7

1020.0025

108.4

94.3

80.8

89.5

39.5

42.3

1030.0025

108.4

95.2

81.1

90.8

43.5

41.8

1040.0025

108.