本科毕业设计中期检查报告.docx
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本科毕业设计中期检查报告
本科毕业设计中期检查报告
本科毕业设计(论文)中期检查报告
课题名称:
基于FPGA的等精度多功能频率测试仪
学院(系):
自动化学院(电技系)
年级专业:
电技10级*班(学号***********)
学生姓名:
**
指导教师:
**
检查日期:
2014年4月30日
32位计数器TF的时钟输入端TCLK输入,设其真实频率值为F1,被测频率为F2.
测频原理为,测频开始前,首先发出一个清零信号CLR,使两个计数器和D触发器置0,同时通过信号ENA,禁止两个计数器计数。
然后由单片机发出允许测频命令,即令预置门控信号CL为高电平,这时D触发器要一直等到被测信号的上升沿通过时Q端才被置1,与此同时,将同时启动计数器BZH和TF,进入计数允许周期。
在此期间,BHT和TF分别对被测信号(频率为Fx)和标准频率信号(Fs)
同时计数。
当T秒后,预置门信号被单片机置为低电平,才通过D触发器将这两个计数器同时关闭。
CL的宽度和发生的时间都不会影响计数使能信号(START)允许计数的周期总是恰好等于待测信号TCLK的完整周期数这样一个事实,这正是确保TCLK在任何频率条件下都能保持恒定精度的关键,并且,Cl宽度的改变以及随机的出现时间的误差最多只有BCLK信号的一个时钟周期,如果BCLK由精确稳定的警惕振荡器(100MHz)发出,则任何时刻的绝对测量误差只有亿分之一秒。
设在一次预置门时间T中被测信号的计数为Nx,对标准频率信号的计数值Ns,则下式成立:
Fx/Nx=Fs/Ns,最后通过控制SEl选择信号和64位至8位的多路选择器MUX64-8,将计数器BHZ和TF中得2位数据8次读入单片机并按上市进行计算和显示结果
star
100MHz标准频率信号BCLK
预置门控信号
被测频率TCLK
Data[7..0]
清零信号CLR
数据输出通道选择SEL[2..0]
等精度频率计主控结构
3、完成单片机模块及了解SOC系统
单片机用于控制FPGA的测频操作和读取数据,并作出相应数据处理。
安排单片机P0口直接读取测试数据,P2口向FPGA发控制命令。
管脚连接方式
1)单片机的P0口接8位数据DATA[7..0],负责读取测频数据。
2)单品阿基可以通过信号START,了解计数是否结束,以确定合适可以读取数据。
3)EEND的功能与START基本相同,当其由低电平变成高电平时指示脉宽计数结束。
4)P2.2,P2.1和P2.0与SEL[2..0]相接,用于控制多路通道的数据选择。
当SEL分别为“000”,“001”“010”“011”时,由低8位到高8位读出标准频率计数值;当SEL分别为“100”,“101”,“110”,“111”时,由低8位到高8位读出待测频率计数值。
5)P2.4接清零信号CLR,高电平有效。
每一测频周期开始时,都应该首先清零。
6)P2.5和P2.6分别接控制信号CL和SPUL。
CL和SPUL协同控制测试操作。
即当SOUL为1时,CL作为预置门控信号,用于测频计数的时间控制;当SPUL为“0”时CL作为测脉宽控制信号。
这时,CL若为‘1’测TCLK的高电平脉宽,而当CL为‘0’时,则测TCLK的低电平脉宽。
然后分别从DATA数据口读出BZH对标准频率的计数,即只需令SEL的取值分别为“000”,“001”,“010”,“011”即可。
4、主系统设计
系统的核心部分为单片机核可编程芯片FPGA。
所有信号包括基准频率信号和被测信号均可在89C51单片机的控制下送入FPGA芯片中,由一片FPGA完成各种测试功能,对标准频率和被测信号进行计数。
单片机对整个系统进行控制,包括对键盘信号的读入与处理;对FPGA测量过程的控制,测量结果数据的处理;最后将测量结果送显示电路显示输出。
被测信号通过整形电路主要对被测信号进行限幅、放大、整形后送入FPGA,用50MHz的有源晶振作为FPGA的测试标准频率两个信号送入FPGA芯片中,通过控制键盘,决定频率计的摸个功能,单片机电路读取键盘上的信号送入FPGA进行相应的数据处理后,进入数码管显示。
电源部分采用220V交流电经变压、滤波、稳压后得到5V电压供整个系统使用
二、取得阶段性成果
1、频率计测频时序图
从图中可以看出,SPUL=‘1’时,系统进行等精度测频,这时,CLR一个正脉冲后,系统被初始化。
然后CL被置为高电平,但这是两个计数器并未开始计数(START=‘0’)知道伺候被测信号TCLK出现一个上升沿,START=‘1’时两个计数器同时启动分别对被测信号和标准信号开始计数,期中BZQ和TSQ分别为标准频率计数器和被测频率计数器的计数值。
由图见,在CL变为低电平后,计数仍未停止,直到TCLK出现一个上升沿为止,这时STASRT=‘0’,可作为单片机料及计数结束的标志信号。
仿真波形中TCLK和BCLK的周期分别为100us和500ns,由图可见,技术结果是,对TCLK的计数值为5,对BCLK的计数值是64(16进制)。
通过控制SEL就能按照8个8位将两个计数器中的32位读入单片机中进行计算。
从图中的波形可以看出,该程序的等精度测频的功能完全正确。
2、完成单片机主程序
单片机主程序流程图,如图
系统初始化后,有键盘扫描子程序读入要执行的功能键。
比如要执行功能为测频功能,那么读入键之后马上跳转到测频子程序,将CPLD内的计数器清零,然后通过键盘将预置门的时间读入单片机,打开预置门进行测频计数,等预置门时间到后,关断预置门,CPLD关断预置门后将给单片机一个结束信号,单片机核读到结束信号后,通过置CADRA,ADRB的四个状态,分四次将测频结果的32位数据读入单片机,计算后将结果转换为BCD码LED显示输出。
在空闲状态程序始终扫描键盘,等待输入,执行完某一功能程序又会回到键盘扫描状态上来。
三、下一步工作计划和研究内容
1、完成频率计软件设计及仿真
2、完成VHDL程序设计和单片机主程序设计
3、完成各模块设计及仿真分析
4、获得整体仿真图
5、对毕业设计的整体结构的合理性进行修正
6、对毕业设计细节之处进行修改
7、增强频率计测量的准确性,减少误差,运用所学理论和最新论文报告进行精确度改正
8、广泛、仔细阅读相关专业文献,规范学术用语
9、查阅本论题专业范围内的相关实例,并运用实例进行更加详细和深入的论证
10、认真仔细的阅读文章,改正错别字、标点符号,对文字进行润色,加入过渡呼应的语句,增强文章的逻辑性。
四、指导教师意见
指导教师签字:
年月日
五、审查意见
审查结果:
优秀□良好□中□及格□不及格□
小组负责人签字:
年月日
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- 本科 毕业设计 中期 检查 报告
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