实验二Architecture Wizard与PACE实验.docx
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实验二ArchitectureWizard与PACE实验
实验二ArchitectureWizard与PACE实验
ISE结构向导(architecturewizard)可快速配置高性能芯片特性,时钟向导(ClockingWizard)功能则支持对Virtex-IIProTM系列器件进行高级内部FPGA时钟配置。
PACE(ISE引脚和区域约束编辑器)通过易于使用的图形接口提供了高级引脚管理和逻辑区块平面规划能力,PACE包括了针对并发开关输出(SSO)的关键工程规则检查功能,可帮助确定潜在地反弹问题。
1.实验目的
(1)熟悉并使用ArchitectureWizard;
(2)掌握如何例化DCM模块单元;
(3)熟悉并使用PACE。
2.实验内容
(1)使用ArchitectureWizard生成DCM模块单元;
(2)将例化DCM模块单元添加到工程;
(3)使用PACE进行引脚位置锁定。
3.实验背景知识
(1)ArchitectureWizard简介
设计结构向导ArchitectureWizard是ISE集成的设计工具,能辅助设计数字时钟管理模块(DCM,DigitalClockManager)和高速I/O收发器(RocketI/OTMtransceivers)。
数字时钟管理模块DCM是基于Xilinx的其他系列器件所采用的数字延迟锁相环(DLL,DelayLockedLoop)模块,在时钟的管理与控制方面,DCM与DLL相比,功能更强大,使用更灵活。
DCM的功能包括消除时钟的延时、频率的合成、时钟相位的调整等系统方面的需求。
DCM的主要优点在于:
✧实现零时钟偏移(Skew),消除时钟分配延迟,并实现时钟闭环控制;
✧时钟可以映射到PCB上用于同步外部芯片,这样就减少了对外部芯片的要求,将芯片内外的时钟控制一体化,以利于系统设计。
对于DCM模块来说,其关键参数为输入时钟频率范围、输出时钟频率范围、输入/输出时钟允许抖动范围等。
DCM内部是DLL结构,对时钟偏移量的调节是通过长的延时线形成的。
DCM的参数里有一个phaseshift(相移),可以从0变到255。
可以假设内部结构里从clkin到clk_1x之间应该有256根延时线(实际上,由于对不同频率的时钟都可以从0变到255,延时线的真正数目应该比这个大得多)。
DCM总会把输入时钟clkin和反馈时钟clkfb相比较,如果它们的延迟时差不等于所设置的phaseshift,DCM就会改变在clkin和clk_1x之间的延时线数目,直到相等为止。
这个从不等到相等所花的时间,就是输出时钟锁定的时间,相等以后,lock_flag标识才会升高。
当DCM发现clkin和clkfb位相差不等于phaseshift的时候,才去调节clk_1x和clkin之间延时,所以如果clk_1x和clkfb不相关的话,那就永远也不能锁定了.
(2)PACE简介
引脚与区域约束编辑器PACE(PinoutandAreaConstraintsEditor)是一个具有图形化接口的约束输入工具,其主要功能如下:
1)指定引脚分配:
设计者可以使用引脚分配功能指定I/O位置、I/O组(bank)、I/O标准和禁止I/O分配至特定引脚、使用DRC检查I/O分配是否正确。
2)附加区域约束:
PACE能够以图形化的方式显示器件资源和引脚的分布,设计者可以编辑区域约束并观察逻辑和引脚之间的连接情况。
3)浏览设计层次:
PACEd设计层次浏览器能显示设计的层次,以及各层次的资源占用情况,这对复杂的设计有很重要的作用。
4.实验准备
(1)将光盘下03.ExamplesofProgram实验程序目录下的01.ISE9.1文件夹拷贝到E:
盘根目录下;
(2)将USB下载电缆与计算机及XUPV2Pro板的J8连接好;
(3)将RS232串口线一端与计算机连接好,另一端与板卡的J11相连接;
(4)启动计算机后,将XUPV2Pro板的电源开关SW11打开到ON上。
观察XUPV2Pro板上的+2.5V,+3.3V,+1.5V的电源指示灯是否均亮,若有不亮的,请断开电源,检查电源;
(5)打开超级终端。
5.实验步骤
包括DCM模块生成、DCM组件例化、管脚分配、超级终端的使用、UART实时时钟操作等
(1)使用ArchitectureWizard生成DCM模块单元
1)选择Start→Programs→XilinxISE9.1i→ProjectNavigator,进入ISE的ProjectNavigator环境;
2)选择File→OpenProject,并指向如下目录,选择arwz_pace.ise打开工程;
Verilog使用者:
E:
\01.ISE9.1\xupv2pro\labs\verilog\lab2\arwz_pace
VHDL使用者:
E:
\01.ISE9.1\xupv2pro\labs\vhdl\lab2\arwz_pace
3)双击Processes窗口中的CreatNewSource,弹出新资源向导窗口,选择IP(CoreGen&ArchitectureWizard),输入my_dcm;
图2-1操作示意
4)单击Next按钮,弹出SelectIP窗口,展开FPGAFeaturesandDesign和Clocking目录,选择SingleDCM;
图2-2操作示意
5)单击Next按钮,显示新建资源信息,单击Finish按钮则弹出XilinxClockingWizard-GeneralSetup窗口,选中CLK0、CLKFX和LOCKED,不选中RST,输入时钟频率为100MHz
图2-3操作示意
6)单击Next按钮,弹出XilinxClockingWizard–ClockBuffers窗口,保持默认选项;
图2-4操作示意
7)单击Next按钮,弹出XilinxClockingWizard–ClockingFrequencySynthesizer窗口,输入50MHz输出频率;
图2-5操作示意
8)单击Next按钮,显示新建资源信息。
单击Finish按钮则在工程的Sources窗口看到my_dcm.xaw作为资源添加到工程中,但没有作为一个模块加入顶层设计文件中,则需要下一步的例化过程;
图2-6操作示意
(2)DCM组件的例化
1)选中my_dcm.xaw文件,则在工程的Processes窗口双击ViewHDLSource,在HDL编辑器中可以看到由ArchitectureWizard生成的DCM的VHDL源代码。
此代码中包含了一个IBUFG、一个DCM和两个BUFG例化的组件。
输入时钟CLKIN_IN驱动IBUFG,输出的时钟与DCM相接,CLKFX_BUF和CLK0_BUF输出时钟驱动BUFG组件,所有的DCM属性使用VHDLgeneric语句传递;
2)在工程的Sources窗口,双击uart_clock.vhd在HDL编辑器中打开源代码;
3)在工程的Sources窗口,选择my_dcm.xaw,在Processes窗口双击ViewHDLInstantiationTemplate在HDL编辑器中打开例化组件的模板。
在HDL例化范本my_dcm.vhi中,拷贝组件声明(从COMPONENTmy_dcm到ENDCOMPONENT)并粘贴到uart_clock.vhd代码中的--InsertDCMcomponentdeclarationhere注释的下方;
4)在uart_clock.vhd代码中的“--InsertDCMcomponentinstantiationhere”注释下方,添加如下对端口的名称映像完成对组件的例化:
Inst_my_dcm:
my_dcmPORTMAP(
CLKIN_IN=>clk,
CLKFX_OUT=>clk50MHz,
CLKIN_IBUFG_OUT=>open,
CLK0_OUT=>open,
LOCKED_OUT=>lock
);
5)在“--SignalsforDCM,asfollows:
”注释的下方添加DCM的50MHz的信号声明:
signalclk50MHz:
std_logic;
6)在实体说明里添加lock输出管脚如下:
entityuart_clockis
Port(
tx:
outstd_logic;
rx:
instd_logic;
alarm:
outstd_logic;
clk:
instd_logic;
lock:
outstd_logic);
enduart_clock;
7)保存后,my_dcm.xaw作为一个模块加入顶层设计文件中;
图2-7操作示意
(3)使用PACE进行管脚分配
1)在工程的Sources窗口,选择顶层设计文件uart_clock.vhd/.v,则在Processes窗口,扩展UserConstraints并双击AssignPackagePins打开PACE,在此过程中弹出询问是否添加UCF文件到工程中对话框,单击“yes”按钮。
用VHDL做实验时,如果PACE没有自动跳出,可把lab2拷到根目录下再打开工程;
注意:
在PACE能启动之前必须先进行综合。
2)在PACE中浏览DesignObjectList-I/OPins窗口,可看到所列的信号名称和信号方向是Output还是Input。
在Loc栏里每个信号对应于FPGA的管脚,FPGA的管脚分配需查看光盘数据../02.Schmatic目录下的原理图,信号连接如下:
Clk:
连接管脚BANK4,system_clock,Loc栏中填入AJ15;
Lock:
连接管脚BANK3,led_0,Loc栏中填入AC4;
Alarm:
连接BANK3,led_1,Loc栏中填入AC3;
Rx:
:
连接MAX3232的接收串行数据管脚BANK4,RS232_RX_DATA,Loc栏中填入AJ8;
Tx:
连接MAX3232的发送串行数据管脚BANK4,RS232_TX_DATA,Loc栏中填入AE7。
图2-8操作示意
3)保存后出现BusDelimiter对话框,选择XSTDefault,单击OK按钮。
在DeviceArchitecture窗口放大直到可以看清每个管脚;
图2-9操作示意
Alarm:
连接BANK3,led_1;
Rx:
连接MAX3232的接收串行数据管脚BANK4,RS232_RX_DATA;
Tx:
连接MAX3232的发送串行数据管脚BANK4,RS232_TX_DATA。
注意:
图中粉红色彩条说明管脚在同一个bank中。
单击每个蓝色I/O管脚,则对应着DesignObjectList-I/OPins窗口相应的管脚。
4)保存后出现BusDelimiter对话框,选择XSTDefault,单击OK按钮。
单击菜单栏中的File→Exit,退出PACE;
5)单击工程中Sources窗口中的uart_clock.ucf文件,然后双击Prosesses窗口中UserConstraints目录下的EditConstraints(Text),就可以看到由PACE生成的uart_clock.ucf管脚约束文件;
图2-10操作示意
(4)检查Pad报告并打开超级终端
1)单击工程中的Sources窗口的uart_clock.vhd/v文件,然后打开Processes窗口中的ImplementDesign目录下的Place&Route目录,双击PadReport。
当Place&Route完成后,PadReport在HDL编辑器中打开,可以看PadReport来确定I/O信号管脚约束是否与分配的管脚相匹配;
2)在开始菜单――所有程序――附件--通讯中单击超级终端,输入名字并单击OK按钮,选择COM1作为端口连接,点击确定按钮后按照下图进行设定,最后点击确定按钮完成设定;
图2-11操作示意
每秒位数:
9600;数据位:
8;奇偶校验:
无;停止位:
1;数据流控制:
无
3)单击超级终端菜单中属性中的设置,单击ASCII设置,选中“将换行符附加到传入行末尾”并单击确定按钮。
再次单击确定按钮退出属性对话框;
图2-12操作示意
(5)程序的下载并操作UART实时时钟
1)给板卡上电,打开SW11开关;
2)单击工程的顶层文件uart_clock.vhd/v文件,然后双击Processes窗口中的GenerateProgrammingFile来生成此工程的Bitstream文件并下载到芯片中去;
3)当这个过程完成后,打开GenerateProgrammingFile目录,双击ConfigureDevice(iMPACT),弹出iMPACT对话框后选择ConfigureDevicesusingBoundary-Scan(JTAG),然后单击Finish按钮;
图2-13操作示意
4)当等到弹出AssignNewConfigurationFile对话框后,前两个器件都选择bypass按钮,最后一个器件单击uart_clock.bit文件选择Open按钮,然后再点击OK按钮后弹出一个警告信息,单击OK按钮;
图2-14操作示意
5)在iMPACT窗口右键点击xc2vp30,选择Program后弹出ProgrammingProperties窗口单击OK按钮,如果下载成功则出现ProgramSucceeded;
图2-15操作示意
6)在超级终端窗口则会看到KCPSM3>提示符如图;
注意:
这里超级终端是否显示成功不仅与下载是否成功有关,而且还与电脑的连接有关。
如果COM1不行的话,可以试一下COM2。
图2-16操作示意
7)在KCPSM3>提示符后输入“time”命令,则会以hh:
mm:
ss格式显示当前时钟;
图2-17操作示意
8)在命令提示符后输入“alarm”命令,则以hh:
mm:
ss形式显示当前警告时间,此时alarm是关闭的;
图2-18操作示意
9)输入“alarmon”命令,则警告变成有效,然后输入“alarm00:
00:
30”设定警告时间为30秒,输入“time00:
00:
00”设定时间后,会看到板卡上的LED1灯会在30秒警告后熄灭。
当你输入“alarmoff”命令后则关闭警告,LED1灯则再次亮起。
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- 实验二 Architecture Wizard与PACE实验 实验 Wizard PACE