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锁相环倍频器docx
锁相环倍频器
摘要
倍频器(frequencymultiplier)使输出信号频率等于输入
信号频率整数倍的电路。
输入频率为fl,则输出频率为f0=nf1,
系数n为任意正整数,称倍频次数。
倍频器用途广泛,如发射机采用倍频器后可使主振器振荡在较低频率,以提高频率稳定度;
调频设备用倍频器来增大频率偏移;在相位键控通信机中,倍频器是载波恢复电路的一个重要组成单元。
利用非线性电路产生高次谐波或者利用频率控制回路都可以
构成倍频器。
倍频器也可由一个压控振荡器和控制环路构成。
它的控制电路产生一控制电压,使压控振荡器的振荡频率严格地锁定在输入频率fl的倍乘值f0=nf1上。
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丿关键!
词”,””,”,””,””,””,”,4
4锁相环介绍4
5CD4046介绍6
6CD4518介绍10
七锁相环倍频器设计电路及工作原理,””,”,””12
8电路元件清单13
9焊接与制作,,,,,,,,,,,,,,,,,,,,,,,,,,,13
十实物图,,,,,,,,,,,,,,,,,,,,,,,,,,,,,14
十—心得体会14
十——参考乂献,,,,,,,,,,,,,,,,,,,,,,,,,,,,15
十—致谢15
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题目锁相环倍频器
1.本次课程设计主要是配合《模拟电子技术》和数字电子技术》理论课程而设置的一次实践性课程,祈祷巩固所学知识,加强综合实力,培养电路设计能力,提高实验技术,启发创新思想的效果。
2.课程介绍
倍频器有晶体管倍频器、变容二极管倍频器、阶跃恢复
二极管倍频器等。
用其他非线性电阻、电感和电容也能构成倍频
器,如铁氧体倍频器等。
非线性电阻构成的倍频器,倍频噪声较
大。
这是因为非线性变换过程中产生的大量谐波使输出信号相位不稳定而引起的。
倍频次数越高,倍频噪声就越大,使倍频器的应用受到限制。
在要求倍频噪声较小的设备中,可采用根据锁相环原理构成的锁相环倍频器和同步倍频器。
3.关键词
锁相环CD4046CD4518
4.锁相环介绍
锁相环(phase-lockedloop):
为无线电发射中使频率较
为稳定的一种方法,。
锁相的意义是相位同步的自动控制,能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环,简称PLL。
它
广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
锁相环主要由相位比较器(PC、压控振荡器(VCO。
低通滤波器三部分组成,如图1所示。
YD图1
压控振荡器的输出Uo接至相位比较器的一个输入端,其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。
施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较,比较结果产生的误差输出电压UW正比于Ui和Uo两个信号的相位差,经过低通滤波器滤除高频分量后,得到一个平均值电压Ud。
这个平均值电压Ud朝着减小VCO输出频率和输入频率之差的方向变化,直至VCO输出频率和输入信号频率获得一致。
这时两个信号的频率相同,两相位差保持恒定(即同步)称作相位锁定。
当锁相环入锁时,它还具有“捕捉”信号的能力,VC®在某一
范围内自动跟踪输入信号的变化,如果输入信号频率在锁相环的捕捉范围内发生变化,锁相环能捕捉到输人信号频率,并强迫VCO锁定在这个频率上。
锁相环应用非常灵活,如果输入信号频率fl不等于VCO输出信号频率f2,而要求两者保持一定的关系,例如比例关系或差值关系,则可以在外部加入一个运算器,以满足不同工作的需要。
过去的锁相环多采用分立元件和模拟电路构成,现在常使用集成电路的锁相环,CD4046是通用的CMO锁相环集成电路,其特点是电源电压范围宽(为3V-18V),输入阻抗高(约100MD),动态功耗小,在中心频率f0为10kHz下功耗仅为600卩W属微功耗器件。
60年代初随着数字通信系统的发展,锁相环应用愈广,例如
为相干解调提取参考载波,建立位同步等。
具有门限扩展能力的调
频信号锁相鉴频器也是在60年代初发展起来的。
在电子仪器方
面,锁相环在频率合成器和相位计等仪器中起了重要作用
5.CD4046介绍
丨丨
「丨11丨
CD4046
■CR
4I
11
111111
图2是CD4046的引脚排列,采用16脚双列直插式,各引脚功能如下:
1脚相位输出端,环路人锁时为高电平,环路失锁时为低电平。
2脚相位比较器I的输出端。
3脚比较信号输入端。
4脚压控振荡器输出端。
5脚禁止端,高电平时禁止,低电平时允许压控振荡器工作。
6、7脚外接振荡电容。
&16脚电源的负端和正端。
9脚压控振荡器的控制端。
10脚解调输出端,用于FM解调。
11、12脚外接振荡电阻。
13脚相位比较器H的输出端。
14脚信号输入端。
15脚内部独立的齐
纳稳压管负极
图3是CD4046内部电原理框图,主要由相位比较I、H、压控振荡器(VCO、线性放大器、源跟随器、整形电路等部分构成。
比较器I采用异或门结构,当两个输人端信号Ui、Uo的电平状态相异
时(即一个高电平,一个为低电平),输出端信号UF为高电平;反之,Ui、Uo电平状态相同时(即两个均为高,或均为低电平),UW
输出为低电平。
当Ui、Uo的相位差△©在0°-180°范围内变化时,UW的脉冲宽度m亦随之改变,即占空比亦在改变。
从比较器I的输入和输出信号的波形(如图4所示)可知,其输出信号的频率等于输入信号频率的两倍,并且与两个输入信号之间的中心频率保持90°
相移。
从图中还可知,fout不一定是对称波形。
对相位比较器I,
它要求Ui、Uo的占空比均为50%(即方波),这样才能使锁定范围为最大。
比较I|_JL
比较劉输出「I门「I□
「十一、八*\图4
相位比较器H是一个由信号的上升沿控制的数字存储网络。
它对
输入信号占空比的要求不高,允许输入非对称波形,它具有很宽的捕捉频率范围,而且不会锁定在输入信号的谐波。
它提供数字误差信号和锁定信号(相位脉冲)两种输出,当达到锁定时,在相位比较器H的两个输人信号之间保持0°相移。
对相位比较器H而言,当14脚的输入信号比3脚的比较信号频率低时,输出为逻辑“0”;反之则输出逻辑“1”。
如果两信号的频率相同而相位不同,当输人信号的相位滞后于比较信号时,相位比较器H输出的为正脉冲,当相位超前时则输出为负脉冲。
在这两种情况下,从1脚都有与上述正、负脉冲宽度相同的负脉冲产生。
从相位比较器H输出的正、负脉冲的宽度均等于两个输入脉冲上升沿之间的相位差。
而当两个输入脉冲的频率和相位均相同时,相位比较器H的输出为高阻态,则1脚输出高电平。
上述波形如图5所示。
由此可见,从1脚输出信号是负脉冲还是固定高电平就可以判断两个输入信号
的情况了
Al输入「II"
LD
比较器I输入I
比较器血HH
揺脚输出—Li-
V02输入——ZJ
CD4046锁相环采用的是RC型压控振荡器,必须外接电容C1和电阻R1作为充放电元件。
当PLL对跟踪的输入信号的频率宽度有要求时还需要外接电阻R2。
由于VCO是一个电流控制振荡器,对定时电容C1的充电电流与从9脚输入的控制电压成正比,使VCC的振荡频率亦正比于该控制电压。
当VCC控制电压为0时,其输出频率最低;当输入控制电压等于电源电压VDD寸,输出频率则线性地增大到最高输出频率。
VCC振荡频率的范围由R1、R2和C1决定。
由于它的充电和放电都由同一个电容C1完成,故它的输出波形是对称方波。
一般规定CD4046的最高频率为1。
2MHz(VDD=15V,若VDD<15V则fmax要降低一些。
CD4046内部还有线性放大器和整形电路,可将14脚输入的100mV左右的微弱输入信号变成方波或脉冲信号送至两相位比较器。
源跟踪
器是增益为1的放大器,VCC的输出电压经源跟踪器至10脚作FM解调用。
齐纳二极管可单独使用,其稳压值为5V,若与TTL电路匹配
时,可用作辅助电源。
综上所述,CD4046工作原理如下:
输入信号Ui从14脚输入后,经放大器A1进行放大、整形后加到相位比较器I、H的输入端,图3开关K拨至2脚,则比较器I将从3脚输入的比较信号Uo与输入信号Ui作相位比较,从相位比较器输出的误差电压UF则反映出两
者的相位差。
UF经R3R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚,调整VCO的振荡频率f2,使f2迅速逼近信号频率fl。
VCO的输出又经除法器再进入相位比较器I,继续与
Ui进行相位比较,最后使得f2=fl,两者的相位差为一定值,实现了相位锁定。
若开关K拨至13脚,则相位比较器H工作,过程与上述相同。
6.CD4518介绍
CD4518是二、十进制(8421编码)同步加计数器,内含两个单元的加计数器,其功能表如真值表所示。
每单个单元有两个时钟输入端CLK和EN,可用时钟脉冲的上升沿或下降沿触发。
由表可知,若用ENABLE信号下降沿触发,触发信号由EN端输入,CLK端置“0;若用CLCK信号上升沿触发,触发信号由CLCK端输入,ENABLE端置“1”RESET端是清零端,RESET端置“1时,计数器各端输出端Q1〜Q4均为“0”只有RESET端置“0时,CD4518才开始计数。
CD4518采用并行进位方式,只要输入一个时钟脉冲,计数单元Q1翻转一次;当Q1为1,Q4为0时,每输入一个时钟脉冲,计数单
元Q2翻转一次;当Q仁Q2=1时,每输入一个时钟脉冲Q3翻转一次;当Q仁Q2=Q3=1或Q仁Q4=1时,每输入一个时钟脉冲
Q4翻转一次。
这样从初始状态(“0态)开始计数,每输入10个时钟脉冲,计数单元便自动恢复到“0态。
若将第一个加计数器的输出端Q4A作为第二个加计数器的输入端ENB的时钟脉冲信号,便可组成两位8421编码计数器,依次下去可以进行多位串行计数。
CD4520/CC4520为二进制加计数器,由两个相同的内同步4级计数器构成。
计数器级为D型触发器,具有内部可交换CP和EN线,用于在时钟上升沿或下降沿加计数。
在单个单元运算中,EN输入保持高电平,且在CP上升沿进位。
CR线为高电平时,计数器清零。
计数器在脉动模式可级联,通过将Q3连接至下一计数器的EN输入端可实现级联,同时后者的CP输入保持低电平。
引脚功能:
引脚
符号
功能
19
CLOCK
时钟输入端
715
RESET
消除端
210
ENABLE
计数允许控制端
3456
Q1A-Q4A
计数输出端
11121314Q1B-Q4B
计数输出端
8
VSS
地
16
VDD
电源正
CD451BBMS,CD4520BMS
TOPVIEW
图6为CD4518引脚图
7.
锁相环倍频器设计电路及工作原理
715
图7用CD4046与BCD加法计数器CD4518构成的100倍频电路。
刚开
机时,f2可能不等于fl,假定f2 UF经滤波后得到的Ud信号开始下降,这就迫使VCO对f2进行微调,最后达到f2/N=f1,并且f2与fl的相位差=0°。 ,进入锁定状态。 如果此后fl又发生变化,锁相环能再次捕获fl,使 f2与fl相位锁定 8.电路元件清单 序号 名称 规格 数量 1 锁相环 CD4046 1 2 计数器 CD4518 1 3 电阻 1M 1 4 电阻 100K 1 5 电阻 47K 1 6 电容 2.2uF 1 7 电容 1000pF 1 8 电源 5V 1 9 导线 若干 九.焊接与制作: 手工焊接的基本操作方法 (a)焊前准备 准备好电烙铁以及镊子、剪刀、斜口钳、尖嘴钳、焊料、焊剂等工具,将电烙铁及焊件搪锡,左手握焊料,右手握电烙铁,保持随时可焊状态。 (b)用烙铁加热备焊件。 (c)送入焊料,熔化适量焊料 (d)移开焊料。 (e)当焊料流动覆盖焊接点,迅速移开电烙铁 十.实物图 图8 十^一心的体会 通过此次电子综合课程设计,在提出问题、分析问题、解决问题 的过程中,巩固、深化和扩展了理论知识与初步的专业技能,提高了综合运用知识的能力,逐步增强了实际工程训练。 在筛选实现原理的过程中,锻炼了正确的设计思想,掌握了课程设计的主要内容、步骤和基本方法。 选用元器件及其参数的时候,培养了统筹兼顾、合理节约的精神。 总之,课程设计加强了理论与实际的结合,思维与动手能力的结合, 个人与团体的结合 十二参考文献 数子电子线路江小安主编 高频电子线路曾兴雯主编 测控技术与仪器实践能力训练教材 十三致谢 本课题设计是在我的导师李希文副教授的亲切关怀和悉心指导下 完成的。 他严肃的科学态度,严谨的治学精神,精益求精的工作作风,深深地感染和激励着我。 从课题的选择到项目的最终完成,李老师都始终给予我细心的指导和不懈的支持。 感谢李老师的一再指导和我的搭档荔朋同学,是我的搭档让我理解了团队合作的意义
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