利用可编程逻辑器件实现多路采集与切换系统的应用方案.docx
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利用可编程逻辑器件实现多路采集与切换系统的应用方案
利用可编程逻辑器件实现多路采集与切换系统的应用方案
作者:
王威,张秋云,江虹,余恒松,易志强,朱笛
引言
随着信息网络与分布式采集技术的飞速发展,在智能交通、工业测控等领域,对网络数据传输处理速度、可靠性及实时性的要求越来越高。
同时,现场可编程门阵列(FPGA)凭借日益丰富的片内资源、运行速度快和并行处理等特点,使其成为高速采集传输系统设计的一个有效手段。
以太网标准TCP/IP协议是Internet互联网络的基础,其不依赖固定的硬件或软件系统,可以集成于不同的网络环境中,具有通信可靠、使用普遍、易于适配接口等优点。
但传统的基于CPU软件实现的TCP/IP协议处理方式,占用大量的CPU资源,消耗存储空间,无论在处理速度还是稳定性方面,都无法与基于硬件实现的相比。
韩国WIZnet公司推出的以太网控制芯片W5500支持硬件TCP卸载引擎(TCPOffloadEngine,TOE),其集成了TCP/IP全硬件协议栈,能够大幅提高应用设备的网络性能,降低CPU占用率,减少FPGA逻辑资源使用,缩短响应时间。
针对上述研究现状和分布式采集场景分析,本文介绍了一种基于FPGA和TOE架构,实现TCP/IP协议数据传输的多路采集与切换系统。
该系统涉及并行数据采集、多路通道切换、TCP/IP协议通信等模块,并通过上位机PC(或键盘与LCD)进行远程(或本地)准确控制与实时显示,满足多路通道切换、模拟信号并行采集、可靠性传输等功能的需求。
1系统总体设计
该系统包含上、下位机设计,组成一个完整的多路采集与切换系统,系统总体设计框图如图1所示。
上位机部分中的PC控制与显示子系统,可根据监测需求,远程对下位机进行配置和部署,并实时显示获取的数据。
LCD显示与键盘控制子系统,与下位机安装为一体,可独立地对下位机进行通道控制与信号检测,提升该系统的便捷性和实用性。
下位机作为该系统的主体部分,主要由基于FPGA芯片的核心调度、数据处理、通道管理、信号调理与采集、网络通信、串口通信、单片机控制及电源与时钟管理七大模块组成。
FPGA核心调度模块是下位机的核心部分,完成对下位机各个模块间的协调运行与逻辑控制,实现全局时钟管理、TCP/IP协议与串口通信、命令和数据的组帧与解析、通道切换与配置、信号采集与数据处理等功能。
基本工作原理:
系统上电后,首先等待FPGA初始化,完成默认配置,被测外围接口保持关闭,下位机处于TCP服务器模式,等待上位机连接。
上位机PC连接成功后,进行通道切换与选择命令配置,并通过以太网将命令数据传至下位机。
然后,下位机通过以太网通信模块接收TCP数据,解析数据获取命令后,逐一对各通道管理模块进行配置,切换到被测通道,并对其中8路通道的电压和电流进行信号调理与采集。
每次采集的数据和状态信息,再通过数据处理模块组帧后,交付给以太网通信模块以TCP/IP协议发送数据至上位机。
最后,上位机对接收数据进行分析和显示,完成对多路通道的远程切换、采集与监测。
若无PC连接,系统可使用键盘进行命令配置,LCD显示部分测试结果,采用串口通信与下位机进行命令和数据的交互,实现本地便捷控制与监测。
2系统硬件及FPGA设计
多路采集与切换系统的硬件设计主要由电源与时钟模块、FPGA逻辑控制模块、以太网通信模块、通道管理与切换模块、ADC信号采集模块和STM32控制模块组成,硬件设计结构框图如图2所示。
2.1FPGA逻辑控制模块
FPGA是下位机部分的核心控制单元,逻辑设计采用硬件描述语言(VerilogHDL)和集成开发套件ISE14.7实现。
FPGA逻辑控制模块的顶层设计包括时钟管理与系统复位、W5500控制、数据处理、通道切换、AD采集控制以及STM32控制等子模块,顶层模块负责各个子模块的连接和逻辑综合,FPGA顶层设计结构如图2中间虚线框中所示。
2.2以太网TCP/IP通信模块
以太网TCP/IP通信模块主要采用WIZnet公司的一款多功能全硬件以太网接口芯片W5500,内部集成10/100M以太网控制器,嵌入TOE技术,支持TCP、UDP、IPv4等协议,无需考虑协议内部各层关系,不涉及操作系统,只需要正确配置就可以实现网络连接,接口电路简单、编程灵活方便。
该模块电路如图3所示。
FPGA基于SPI(外部串行接口)协议对W5500内部的寄存器区和内存进行读写访问。
寄存器区由通用寄存器区(用于配置网关、子网掩码、源IP和源MAC地址等)和8个Socket_n(0≤n≤7)寄存器区(用于配置Socket端口号、模式、配置命令等)组成。
W5500内嵌32KB缓存(接收内存和发送内存,各占16KB),用于缓存以太网传输中已接收和待发送的用户数据。
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