EDA实验三 比较电路的设计和仿真.docx

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EDA实验三比较电路的设计和仿真

EDA实验三比较电路的设计和仿真

学习常用组合逻辑的可综合代码的编写，学习VHDL语言的编程思想与调试方法，学习通过定制LPM元件实现逻辑设计，通过波形仿真及硬件实验箱验证设计的正确与否，并记录结果。

二、实验内容：

用两种方法设计一个能实现两个二位数大小比较的电路。

其中A用A2A1表示，B=B2B1，当A>B时，F1为1，当A

三、实验方法：

实验方法：

采用基于FPGA进行数字逻辑电路设计的方法。

采用的软件工具是QuartusII软件仿真平台，采用的硬件平台是AlteraEPF10K20TI144_4的FPGA试验箱。

实验步骤：

1、编写源代码。

打开QuartusII软件平台，点击File中得New建立一个文件。

编写的文件名与实体名一致，点击File/Saveas以“.vhd”为扩展名存盘文件。

2、按照实验箱上FPGA的芯片名更改编程芯片的设置。

操作是点击Assign/Device,选取芯片的类型。

3、编译与调试。

确定源代码文件为当前工程文件，点击Complier进行文件编译。

编译结果有错误或警告，则将要调试修改直至文件编译成功。

4、波形仿真及验证。

在编译成功后，点击Waveform开始设计波形。

点击“insertthenode”,按照程序所述引脚,任意设置各输入节点的输入波形…点击保存按钮保存。

5、FPGA芯片编程及验证。

（具体细节和过程看后续的实验过程的说明）

四、实验过程：

（两种方法）

方法一（VHDL实现）：

1、编译过程

a）绘制逻辑图。

打开QuartersII软件平台，点击file中的New新建一个文件。

在编辑窗口编写源代码，如下：

libraryIEEE;

useIEEE.std_logic_1164.all;

entitybijiaois

port（a2,a1:

inSTD_LOGIC;

b2,b1:

inSTD_LOGIC;

f1,f2:

bufferSTD_LOGIC;

f3:

outSTD_LOGIc）;

endbijiao;

architecturebijiao_archofbijiaois

begin

f1<=（a2and（notb2））or（a1and（notb1）anda2）or（a1and（notb1）and（notb2））;

f2<=（（nota2）andb2）or（（nota2）and（nota1）andb1）or（（nota1）andb1andb2）;

f3<=not（f1orf2）;

endbijiao_arch;

接着保存文件，点击File/Saveas，接着建一个工程，并保存。

b）按照实验箱上FPGA的芯片名更改芯片的设置，选取芯片类型。

设置如下图所示：

c）工程建好后，进行编译和调试。

点击Processing->CompilationTool，进行文件全编译。

2、波形仿真

a）波形仿真过程。

点击file->new,选择VectorWaveformFile,新建一个波形仿真文件，然后在空白处点击右键，选择“InsertNodeorBus”,出现一个对话框，进行添加节点，然后输入时钟激励信号，并进行参数设置，两个重要的参数:

Endtime结束时间和Gridsize网格大小。

点击Edit->Value->Clock,出现一个对话框设置时钟激励周期，相位以及其他参数，点击OK，显示波形图如下：

接着保存波形文件，然后进行仿真。

在仿真之前要先生成功能仿真表，首先要先设置仿真模式。

然后点击菜单项Processing->GenerateFunctionSimulationNetlist,产生功能仿真所需要的网表，接着就能进行仿真操作了。

波形仿真。

打开processing仿真工具，出现仿真设置对话框，然后开始进行功能仿真。

这是功能仿真即波形仿真。

3、波形仿真图分析

有上述波形图可以看出a2a1，b2b1表示两位二进制数，当a2a1为00时，b2b1为00时，f3为1，即是A=B；b2b1为01，10，11时，f2为1即是A

当a2a1为01时，再分别与b2b1比较，然后有f1f2f3可看出，f1代表A>B，f2代表A

方法二（利用LPM元件实现）：

利用LPM元件定=定制实现两个二位数大小比较电路，包括>,<,=,>=,>=,<>。

新建工程所在的文件夹名称为lpm_bijiao、工程名称为lpm_lpm_bijiao、顶层实体名称为lpm_bijiao，选择目标器件为EPF10K20TC144_3。

选择Quartus2菜单中Tools—>MegaWizardPlug-inManager命令，或在图形编辑窗口中的空白处双击，在弹出的对话框中选择MegaWizardPlug-inManager项，弹出图形如下图：

选择Creatanewcustommegafunctionvariation单选按钮，定制一个新的宏功能模块，按Next按钮，进入宏功能选择对话框。

在左侧列表中选择lpm_compare。

设置目标器件Flex10K，元件名为lpm_compare2，文件输出类型为VHDL。

单击Next按钮，进入参数设置页面。

设置输入数据宽度为2位，并选择所需要的输出端口，单击Next按钮，进入下一个设置页面。

设置datab和比较数值符号类型，单击Next按钮，进入下一个设置页面。

设置流水线，单击Next按钮，进入下图所示EDA设置页面。

可以设置Generatenetlist，单击Next按钮，查看元件信息摘要如下图所示：

选择要生成的文件，单击Finish按钮，完成LPM_compare2的定制。

打开输出路径下的lpm_compare2_waveforms.html文件，查看仿真波形结果如下图所示，lpm_compare2能完成两个2位无符号数值的比较操作。

波形分析：

有上述波形可知，当a=0，b=0时，AeB为1，Agb为0，AgeB为1，AlB为0，AleB为1，AneB为0

下载验证：

先打开所创建的工程文件夹中生成的lpm_compare2.vhd文件,源代码如下:

LIBRARYieee;

USEieee.std_logic_1164.all;

LIBRARYlpm;

USElpm.all;

ENTITYlpm_compare2IS

PORT

（

dataa:

INSTD_LOGIC_VECTOR（1DOWNTO0）;

datab:

INSTD_LOGIC_VECTOR（1DOWNTO0）;

AeB:

OUTSTD_LOGIC;

AgB:

OUTSTD_LOGIC;

AgeB:

OUTSTD_LOGIC;

AlB:

OUTSTD_LOGIC;

AleB:

OUTSTD_LOGIC;

AneB:

OUTSTD_LOGIC

）;

ENDlpm_compare2;

ARCHITECTURESYNOFlpm_compare2IS

SIGNALsub_wire0:

STD_LOGIC;

SIGNALsub_wire1:

STD_LOGIC;

SIGNALsub_wire2:

STD_LOGIC;

SIGNALsub_wire3:

STD_LOGIC;

SIGNALsub_wire4:

STD_LOGIC;

SIGNALsub_wire5:

STD_LOGIC;

COMPONENTlpm_compare

GENERIC（

lpm_representation:

STRING;

lpm_type:

STRING;

lpm_width:

NATURAL

）;

PORT（

dataa:

INSTD_LOGIC_VECTOR（1DOWNTO0）;

datab:

INSTD_LOGIC_VECTOR（1DOWNTO0）;

AgeB:

OUTSTD_LOGIC;

AlB:

OUTSTD_LOGIC;

AleB:

OUTSTD_LOGIC;

AneB:

OUTSTD_LOGIC;

AgB:

OUTSTD_LOGIC;

AeB:

OUTSTD_LOGIC

）;

ENDCOMPONENT;

BEGIN

AgeB<=sub_wire0;

AlB<=sub_wire1;

AleB<=sub_wire2;

AneB<=sub_wire3;

AgB<=sub_wire4;

AeB<=sub_wire5;

lpm_compare_component:

lpm_compare

GENERICMAP（

lpm_representation=>"UNSIGNED",

lpm_type=>"LPM_COMPARE",

lpm_width=>2

）

PORTMAP（

dataa=>dataa,

datab=>datab,

AgeB=>sub_wire0,

AlB=>sub_wire1,

AleB=>sub_wire2,

AneB=>sub_wire3,

AgB=>sub_wire4,

AeB=>sub_wire5

）;

ENDSYN;

然后进行全编译，后设置引脚，引脚设置如下：

硬件实验箱的验证结果如下：

RTLViewer原理图：