第5章时序逻辑电路教案docx.docx
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第5章时序逻辑电路
5.1时序逻辑电路的基本概念
1.时序逻辑电路的结构及特点
时序逻辑电路在任何时刻的输出状态不仅取决于当时的输入信号,还与电路的原状态冇关,触发器就是最简单的吋序逻辑电路,时序逻辑电路中必须含冇存储电路。
吋序电路的基木结构如图5.1所示,它由组合电路和存储电路两部分组成。
图5.1时序逻辑电路框图
时序逻辑电路具冇以下特点:
(1)时序逻辑电路通常包含组合电路和存储电路两个组成部分,而存储电路要记忆给定时刻前的输入输出信号,是必不可少的。
(2)吋序逻辑电路屮存在反馈,存储电路的输出状态必须反馈到组合电路的输入端,与输入信号一起,共同决定组合逻辑电路的输出。
2.时序逻辑电路的分类
(1)按时钟输入方式
时序电路按照时钟输入方式分为同步时序电路和异步时序电路两大类。
同步吋序电路屮,各触发器受同一吋钊|控制,其状态转换与所加的吋钟脉冲信号都是同步的;异步时序电路中,各触发器的时钟不同,电路状态的转换有先有后。
同步时序电路较复杂,其速度高于异步时序电路。
(2)按输出信号的特点
根据输出信号的特点可将时序电路分为米里(MeMy)型和摩尔(Moore)型两类。
米里型电路的外部输出Z既与触发器的状态0有关,又与外部输入/有关。
而摩尔型电路的外部输出Z仅与触发器的状态0'有关,而与外部输入X无关。
(3)按逻辑功能
时序逻辑电路按逻辑功能可划分为寄存器、锁存器、移位寄存器、计数器和节拍发生器等。
3.时序逻辑电路的逻辑功能描述方法
描述一个时序屯路的逻辑功能可以采用逻辑方程组(驱动方程、输出方程、状态方程)、状态表、状态图、吋序图等方法。
这些方法可以相互转换,而且都是分析和设计时序电路的基本工具。
5.2时序逻辑电路的分析方法和设计方法
1.时序逻辑屯路的分析步骤
(1)首先确定是同步还是异步。
若是异步,须写出各触发器的吋钟方程。
(2)写驱动方程。
(3)写状态方程(或次态方程)。
(4)写输出方程。
若电路由外部输出,要写出这些输出的逻辑表达式,即输出方程。
(5)列状态表
(6)画状态图和时序图。
(7)检查电路能否自启动并说明Jt逻辑功能。
5.2.1同步时序逻辑屯路的设计方法
1.同步吋序逻辑电路的设计步骤
设计同步时序电路的一般过程如图5.10所示。
图5.10同步时序电路的设计过程
5.3寄存器和锁存器
能够暂存数码(或指令代码)的数字部件称为寄存器。
寄存器根据功能可分为数码寄存器和移位寄存器两大类。
5.3.1数码寄存器
寄存器要存放数码,必须要存得进、记得住、取得出。
因此寄存器屮除触发器外,通常还有一些控制作用的门电路相配合。
图5.17为曲〃触发器组成的4位数码寄存器。
在存数指令(少脉冲上升沿)的作用下,可将预先加在各〃触发器输入端的数码,存入相应的触发器屮,并可从各触发器的0端同时输出,所以称其为并行输入、并行输出的寄存器。
D“CPDDi0
图5.174位数码寄存器
数码寄存器的特点是:
(1)在存入新数码时能将寄存器屮的原始数码自动清除,即只需要输入一个接收脉冲,就可将数码存入寄存器中一一单拍接收方式的寄存器。
(2)在接收数码时,各位数码同时输入,而各位输出的数码也同时取出,即并行输入、并行输出的寄存器。
(3)在寄存数据之前,应在他端输入负脉冲清零,使各触发器均清零。
5.3.2移位寄存器1•单向移位寄存器
由〃触发器构成的4位右移寄存器如图5.18所示。
快为异步清零端。
左边触发器的输出接至相邻右边触发器的输入端D,输入数据由最左边触发器风的输入端几接入。
图5.18〃触发器组成的4位右移寄存器
除用〃触发器外,也可用〃応触发器构成寄存器,只需将〃或朮触发器转换为〃触发器功能即可。
但T触发器不能用来构成移位寄存器。
图5.20〃触发器组成的4位双向左移寄存器
2•双向移位寄存器
双向移位寄存器电路结构如图5.20所示,将右移寄存器和左移寄存器组合起來,并引入控制端S便构成既可左移又可右移的双向移位寄存器。
5.3.3锁存器1•锁存器原理
锁存器又称自锁电路,是用来暂存数码的逻辑部件,如图5.21所示是一位锁存器逻辑电路图,它与触发器的区别是:
当使能信号到来时,输出随输入数码变化(相当于输出直接接到输入端);当使能信号结束时,输出保持使能信号跳变吋的状态不变。
图5.21—位锁存器逻辑电路图
2•锁存器集成电路介绍
75是4位锁存器,它包括TTL系列中的54/7475,54/74LS75和CMOS系
列中的54/74昭5、54/74/^775等。
其外引脚排列图如图5・22所示。
图5.224位锁存器75外引脚排列图
5.3.4寄存器集成电路介绍
1•集成移位寄存器74194
集成移位寄存器74194如图5.23所示。
图5.23集成移位寄存器74194
2.集成移位寄存器的应用
移位寄存器除了具冇寄存数码和将数码移位的功能外,还可以构成各种计数
器和分频器。
图5.24所示为4位右移寄存器构成的环形计数器。
c,jirtirtla"Ir~i
Q
03
图5.25环形计数器时序图
图5.26用74194构成的环形计数器
I23456782
_n_n_n_n_n_n_n_T'
(c)时序图
5.4计数器
能累计输入脉冲个数的时序部件叫计数器。
计数器不仅能用于计数,还可用于定时、分频和程序控制等。
计数器按计数进制可分为二进制计数器和非二进制计数器;按数字的增减趋势可分为加法计数器、减法计数器和口J逆计数器;按计数器中各触发器翻转是否与计数脉冲同步可分为同步计数器和异步计数器。
5.4.1二进制计数器
1•异步二进制计数器
以3位二进制加法计数器为例,逻辑图如图5・28所示。
图5.28〃触发器构成的3位异步二进制加法计数器
cF_n_n_n_n_n_n_n_n_n_
图5.29二进制加计数器的时序图
图5.31二进制减法计数器状态图
cp_n_n_n_n_n_n_n_n_n-
Q\~||~||~||~||-
2IIII-
QII~
图5.32上升沿触发的二进制减法计数器时序图
2.同步二进制计数器
(1)同步二进制加法计数器
由4个〃触发器组成的4位同步二进制加法计数器的逻辑图如图5.33所示,
图屮各触发器的时钟脉冲同时接计数脉冲CP.因而这是一个同步时序电路。
图5.334位同步二进制加法计数器的逻辑图
由逻辑图知,各触发器的驱动方程分别为
曲二1
心弋
J亍K亍Q、Q\
J迂K亍Q\QQ
cp-rLrLTLrLrLrLrLrLrLrLrLrLrLrLrLrLa―r_L_r_L_r_L_r_L_r_L_r_L_r_L_r_L
q、iiiiiii
02IIIL
a1''■L
图5.344位同步二进制加法计数器的时序图
(2)同步二进制可逆计数器
——CP计数脉冲CR清零脉冲
••••••••••••••
图5.35二进制可逆计数器的逻辑图
当加/减控制信号用1时,朋〜朋中的各■人斤端分别与低位各触发器的0
端相连,作加法计数;当加/减控制信号F0时,朋〜朋中的各./、«端分别与
低位各触发器的0端相连,作减法计数,实现了可逆计数器的功能。
5.4.2十进制计数器
1.8421妙码同步十进制加法计数器
图5.36所示为由4个下降沿触发的触发器组成的8421妙码同步十进制加法计数器的逻辑图。
它是在同步二进制加法计数器的基础上修改而成的。
0302Q\Qo
:
''1
FF3FF2FF]FF()
CP计数脉冲
CR清零脉冲
图5.368421磁码同步十进制加法计数器的逻辑图
(1)写出驱动方程
(2)写出〃触发器的特性方程
(3)作状态转换表
(4)作状态图及时序图
(5)检杳电路能否口启动
12345678910
⑴-TLrLrLrLrLrLrLrLrLrL
图5.38同步十进制加法计数器时序图
2.8421妙码异步十进制加法计数器
异步十进制计数器的逻辑电路图如图5.40所示,从图中可见,各触发器的吋钟脉冲端不受同一脉冲控制,各个触发器的翻转除受丿、《端控制外,还要看是否具备翻转的时钟条件,因此分析起来较复杂。
5.4.3集成计数器介绍
集成计数器种类很多,有同步的,也有异步的。
集成计数器功能比较完善,一般设有更多的附加功能,适用性强,使用也更方便。
1.异步集成计数器74290
二-五-十进制异步加法计数器74290的电路结构如图5.41所示。
逻辑功能示意图和引脚图如图5.42所示。
图5.4274290的逻辑功能示意图和引脚图
2.74290的应用
74290通过输入输出端了的不同连接,可组成不同进制的计数器。
图5.43〜图5.45分别是用74290组成的二进制、五进制和十进制计数器(箭头示出信号的输入输出端)。
74290
R()(l)R()⑵^9
(1)Sy
(2)
图5.43二进制计数器
图5.458421磁十进制计数器
利用反馈复位使计数器清零从而跳过无效状态构成所需进制计数器的方法,称为反馈复位法或反馈清零法。
当计数长度较长时,可将集成计数器级联起來使用。
3•同步集成计数器74161
集成芯片74161是同步的可预置4位二进制加法计数器。
图5.48分别是
它的逻辑电路图和引脚图。
图5.4874161的逻辑功能示意图和引脚图
4.74161的应用
74161是集成同步4位二进制计数器,也就是模16计数器,用它可构成任
意进制计数器。
实现的方法有反馈复位法和反馈预置法。
5.5节拍脉冲发生器
节拍脉冲发生器就是用来产生在吋间上有的先后顺序脉冲的--种吋序电路,有时也称顺序脉冲发牛器。
常见的顺序脉冲发牛器有计数型和寄存器型两种。
1.计数型顺序脉冲发生器
图5.54所示电路是计数型顺序脉冲发生器。
它由计数器和译码器两部分组成。
三个触发器处、FF、、阳组成异步3位二进制加法计数器,8个与门组成3〜8线译码器。
前者是吋序电路,后者是组合电路。
图5.54节拍脉冲发生器逻辑图
只要在计数器的输入端CF加入固定频率的脉冲,便可在兀〜占端依次得到输岀脉冲信号,其波形如图5.55所示。
uJTLFLFLFLFLFLn'LRLFL
巴一1
p」1
p2
1
1
1
1
1
P、
1
11
Pi
图5.55节拍脉冲发生器逻辑图
2.特殊计数器型顺序脉冲发生器
将移位寄存器的输出通过一定方式反馈到串行输入端,可构成移位寄存器型计数器,由此可以组成移位寄存器型顺序脉冲发牛器。
例如在介绍寄存器集成电路时所学的环形脉冲计数器、扭环形计数器(约翰逊计数器)等。
这种方案的优点是结构比较简单,从根本上消除竞争冒险。
缺点是使用的触发器数目比较多,同时还必须采用能口启动的反馈逻辑电路。
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