一种基于DSP和FPGA的雷达信号处理机设计精.docx
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一种基于DSP和FPGA的雷达信号处理机设计精
一种基于DSP和FPGA的雷达信号处理机设计
X
李悦丽周智敏薛国义
(国防科技大学电子科学与工程学院长沙410073
=摘要>研究了基于多片DSP和FPGA、CPLD等可编程器件的雷达信号处理机的设计方法,在对雷达信号处理算法与体系结构的映射进行讨论的基础上,以ADSP21161和V2FPGA以及XC9500系列CPLD为实例,介绍了信号处理机的具体设计与实现,该结构实时信号处理能力强,具有较强的通用性。
=关键词>实时信号处理,雷达,DSP,FPGA中图分类号:
TN957.51文献标识码:
A
DesignofaRadarSignalProcessorBasedonDSPandFPGA
LIYue2liZHOUZhi2minXUEGuo2yi
(SchoolofElectronicScienceandEngineering,NationalUnivofDefenseTechnologyChangsha410073
=Abstract>
Thedesignandimplementationofanewsignalprocessingarchitectureinradarbasedonmulti-DSP,FPGAand
CPLDwerestudiedinthispaper.Somerulesandmethodsforalgorithmandarchitecturemappingwerepresentedanddiscussed.MultiADSP-21161NsandV2FPGA,CPLDweretakenasexamplestodescribethedetailsduringdesignandimplementation.Thissystemhasprovedtobeareal2timeoneandcouldbeappliedtomanyapplicationsinradarsystems.
=Keywords>
real2timesignalprocessing,radar,DSP,FPGA
0引言
传统的雷达信号处理系统的设计思想是基于任务的,设计者针对应用背景确定算法流程,决定相应的系统结构,再将结构划分为模块进行电路设计。
这种方法存在一定的局限性,首先,硬件平台确定会使算法的
升级受到制约,由此带来的运算量加大、数据存储量增加甚至控制流程变化等问题,要求在设计过程中考虑系统的可重构性和可扩展性,即建立较为通用的平台;此外,雷达信号处理系统的任务往往不是单一的,目前很多原来由模拟电路完成的功能转由数字部分来处理,系统在不同工作阶段的处理任务不同,需要兼顾多种功能,这也对通用性提出了进一步要求[1]。
经验证明,采用多DSP和FPGA/CPLD相结合的系统结构是解决上述问题的最有效的途径。
DSP是一种指令集结构处理器,可根据指令系统来实现各种算法,其丰富的I/O资源有利于通信、控制功能的实现;而FPGA/CPLD属于现场可编程器件,设计方便、灵活,易于检验,能在板级反复迅速地修改内部逻辑,实现系统的重构。
这种系统结构灵活,实时性强,成本较低,能满足雷达信号处理通用性的需求。
1信号处理算法与结构之间的映射
在基于任务的系统结构设计过程中,要对任务或者算法进行描述和分解,将算法映射到具体的体系结构中去。
根据雷达信号处理机的功能划分,一般来说,系统结构包括A/D采样,信号处理,通信接口、时序控制和电源等5个模块部分,其核心是信号处理部分。
信号处理部分算法的分解通过任务流程图来实现,具体程序是:
(1分析数据流之间的先后关系和依赖关系。
(2提取任务的并行性。
(3将多个操作组合成一个任务,然后将整个程序分解为单个任务。
(4分析目标结构的通信连接和时序关系[2]。
在此过程中应当辅以仿真的手段,例如采用MAT2LAB对算法的可行性进行验证,利用DSP开发系统的仿真环境估算算法所需的运算量,数据缓存的容量,还可以用FPGA软件进行部分预处理算法硬件实现的可行性的验证。
对雷达信号处理机的设计要求通常包括:
适于实时信号处理,结构灵活,有较强的通用性,适于模块化设计,开发周期短,系统易于维护和扩展。
由于各方面
32
第26卷第10期
2004年10月
现代雷达ModernRadar
Vol.26No.10October2004
X收稿日期:
2003212202修订日期:
2004202224
约束有时是互斥的,既要尽量降低硬件的复杂程度,提高系统的可靠性,又要尽量满足实时处理的要求,减轻软件部分的负担,兼顾系统的可重构性能,提高系统的可扩展性,设计时应全局考虑,分清主次,解决关键问题,在此过程中就需要用到多种折衷设计方法。
主要的折衷设计方法包括:
(1软件与硬件之间的折衷。
如把原来通过DSP实现的一些功能和算法转由硬件实现,基本原则是,底层的信号预处理算法处理的数据量大,对处理速度的要求高,但运算结构相对比较简单、适于用FPGA进行硬件实现,可同时兼顾速度及灵活性,例如一定长度的脉冲压缩,脉冲积累,FIR滤波,CFAR,矩阵转置等算法都可以用大型FPGA实现;顶层处理算法的特点是数据量较低,控制结构复杂,适于用运算速度高、寻址方式灵活、通信接口丰富的DSP芯片来实现。
又比如在雷达的信号处理结构设计中,通常较少采用数据流处理技术,而偏向于使用块处理技术,这种技术虽然需占用大量的外部存储器空间,但是可以通过采用DMA技术成块地高速传输数据,提高了效率,能最大限度缓解总线瓶颈,这也是软件向硬件转移压力,提高实时性能的一种方法。
(2软件内部时间与空间的折衷。
如在DSP程序设计中,利用查找表方法可以节省三角函数等复杂运算的时间,但是增加了存储空间的开销。
子程序的使用也是软件时间-空间折衷的例子:
子程序的使用节省了存储器空间,但是主程序跳转时会引入额外的系统开销,包括参数的传递等等。
又如在TMS320C6000系列和新一代SHARC系列DSP内部都提供两套地址总线,一套用于访问程序存储器,一套用于访问数据存储器,在做大批数据运算的时候,如果需要同时取2个操作数,为了节省时间,可在程序存储区中另外开辟了一块数据存储空间,使得程序可以同时使用2套地址线寻址取数,避免了从数据存储区同时取2个操作数总线冲突造成的延时,这也是提高DSP运算速度常用的方法。
2处理单元选型
处理单元的性能是决定并行处理系统的最基本因素,高性能的处理单元可以提高系统的性能,减少体积和功耗,降低结构复杂性和提高软件的可维护性[3]。
本处理机选定的处理单元是新一代SHARC系列DSP:
ADSP-21161N,其主要特点及其与雷达信号处理的关系如下:
(132位浮点处理器,可进行32位定点及32位
或40位浮点运算能力,最高工作频率为100MHz,具有单指令多数据流(SIMD结构,和与之相应的完全独立的2套计算单元(ALU,MPU,SHIFTER,因而可以提供峰值600MFLOPS运算能力。
由于雷达信号处理中浮点运算较多,所以这一芯片比TI公司6000系列的DSP更适合作雷达信号处理;
(2内部具有1Mbit双口SRAM,同时集成I/O处理器,可与ASRAM,SBSRAM,SDRAM无缝连接,并与SDRAM以100MHz时钟进行DMA通信,弥补了内部存储空间较小的不足;
(3具有两个地址发生器,支持反向位序的操作,作1024点复数FFT只需92Ls,(FFT是雷达信号处理中常用的算法;
(4内部集成总线仲裁,可以实现多达6个处理单元的共享总线结构,处理器之间可以相互访问部分控制寄存器空间,能通过矢量中断寄存器实现消息传递和相互中断,特别适于并行结构多处理机应用;(5具有2个LINK口,每个LINK口数据宽度为8位,最高可以实现100MB/s的DMA传输速率。
虽然LINK口的数量少于ADSP21160,但是传输速率能弥补不足,在实现多处理机结构时,提供的点对点传输方式缓解了外部总线的传输瓶颈。
综上所述,由于ADSP221161N的特点,使它在软件设计过程中具有很大的灵活性,用它构成并行结构的雷达信号处理系统有其先天优势,加上FPGA和CPLD等可编程器件组成信号处理结构,能大大增强系统对算法的适应能力。
3信号处理机的结构设计与实现
3.1多处理机结构设计
本文采用了一种新型通用性的簇式多处理机结构,各处理器单元之间通过外部总线共享外部存储器(包括程序存储器,外部数据存储器和高速的局部SDRAM,并通过LINK口相互通信,在处理机中还采用FPGA完成部分数据预处理运算,用CPLD实现多路数据切换开关,最大限度地使用了可编程器件。
双ADSP221161N组成的多处理器系统的结构框图如图1所示。
在这一结构中,双DSP的程序都存储在一片FLASH中,上电后按顺序加载到各DSP内部,通过矢量中断同步启动系统后,进行数据处理;从A/D采样输出的数据按周期成块存储到外部静态存储器中,可以进入FPGA模块作预处理后再传输到内部数据存储区等待进一步处理,也可以通过DMA方式发送到SDRAM中或内部数据存储区中,SDRAM作为局部共
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第10期李悦丽,等:
一种基于DSP和FPGA的雷达信号处理机设计
享存储器,体积小,容量大,访问速度高,弥补了内部存储空间的不足;DSP之间通过LINK口以100MB/s的速度传输数据,每个DSP还有10个FLAG管脚可用于发送接收外部控制信号,状态监测,
发中断和自检。
图1基于双ADSP21161N的雷达信号处理机结构图
处理机软件部分的峰值运算速率可达1200MFLOPS,并可以通过改变流程控制支持控制并行性算法分割和数据并行性算法分割,所谓控制并行性具体是指DSP以数据流水线方式工作,DSP1处理完的数据通过LINK口送到DSP2作后续处理;也可以支持数据并行性的软件算法,当一批数据从SRAM传送到SDRAM中后,由两片DSP同时对这批数据进行处理,因此结构对算法的适应能力较强。
3.2FFT算法的FPGA实现
在系统设计中还采用FPGA对数据进行预处理,主要是作FFT运算,器件是XILINX的VIRTEX2系列100万门FPGA芯片,用其实现了对正交通道采样数据的精度为16bit的16点复数FFT运算。
研究结果表明,在用硬件实现FFT运算时,要得到满意的相位误差,输入数据和旋转因子应采用至少16bit精度
[4]
。
内部FFT可工作到120MHz时钟,在对第一批数据延迟82个时钟周期后即可串行流水地不断输出16点FFT运算的复数结果,相当于可以每133ns完成一个16点的复数FFT运算。
MATLAB仿真结果和用MOD2ELSIM作布线后时序仿真结果的比较如图2所示,两条曲线在图上完全重合,可见误差很小。
软件和硬件实现的误差计算公式为ERROR=10lg
2(|FFT(matlab|(
1
由式1得到幅度误差为-68.78dB,但是实际系统作FFT运算的结果受到输入信号谐波,ADC实际信噪比,正交通道两路幅相不一致,时钟抖动等多种因素的影响会引入更多的误差,与此相比由于16bit量化
精度引入的误差几乎可以忽略不计。
实测的一组两路
图2FPGAG与MATLAB图3FPGA实测结果与
仿真结构的比较
MATLAB仿真结果的比较
采用同一正弦信号输入进行采样的作FFT的结果如图3所示,可以观察到明显的镜频分量和二次谐波,三次谐波分量存在,这主要是由于采样部分存在误差引起的,反映了两通道存在不一致性,根据这一结果应对两通道的增益和偏置作进一步的调整,无法调整的部分可以通过精确测试后进行实时的数字校正,具体方法限于篇幅在此不作讨论。
3.3数据开关的CPLD实现
本文系统中由于数据通道多,结构复杂,采用CPLD设计的数据开关代替了常用的数据隔离器完成数据锁存,通道选通/隔离,电平转换等多种功能。
这种设计的特点是结构灵活,硬件资源消耗少,逻辑控制简单,可重构性强。
其中一个用于ADC数据缓存和DSP之间的数据开关的内部结构如图4所示,采用一块XC95144芯片即完成了4块74ACT574和8块16位74LVT162245应完成的所有功能。
简化了硬件电路的复杂性,同时由于CPLD具有管脚锁定功能,可以对数据总线的具体位置按布线情况进行调整,降低了PCB布线的难度,在调试过程中还可以对数据开关的方向和延时随时进行调整,只须修改程序即可达到目的,既方便又美观。
3.4其他部分的设计实现
在信号处理机系统实现的过程中,还有一个重要的时序控制模块,时序控制包括组合逻辑部分和时序逻辑部分,后一种实现难度稍大,需要的寄存器数量较多,如果在时序控制部分需要大量的计数器,最好用FPGA实现,少量的计数器和一般的逻辑控制电路则用CPLD。
系统的电源设计也很重要,由于新型高速的DSP
(下转第37页
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现代雷达26卷
图5处理前后的被动式毫米波图像对比
4结论
本文对频域的非线性外推图像增强算法进行了分析,并在此基础上,针对被动式毫米波成像图像的特点,有效地将非线性外推增强算法应用于该类图像。
对比发现,经灰度值剪切和调整后的增强图像相对于
原始图像清晰度有了很大提高,并有效地减少了噪声在增强过程中的影响。
该方法还可以应用于提高毫米波图像的分辨率,并能为进一步的隐匿物体的自动识别提供较好的基础。
(致谢:
论文中所用原始图像由广东通力克科贸发展有限公司提供,在此表示感谢。
参考文献
1McMillanRW,CurrieNC,FerrisD,etal.ConcealedWeaponDetectionUsingMicrowaveandMillimeterWaveSensors.Mi2crowaveandMillimeterWaveTechnologyProceedings,Beijing,
1998
2LettingtonAH,HongQH.SuperresolutionTechniqueWithEdge2
BasedRingingReductionforPassiveMillmetre2WaveImages.IEEProc.-vis.ImageSignalProcess,1994,141(1:
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NonlinearExtrapolationinFrequencySpace.IEEETrans.ImageProcessing,2000,9(6:
1035~1048
李韧男,1977年生,北京理工大学电子工程系硕士研究生,主要研究方向是图像处理。
杜慧茜女,1972年生,1998年毕业于北京理工大学,现任北京理工大学讲师,主要从事图像处理方面的研究工作。
梅文博男,1960年生,1982年毕业于北京理工大学,现任北京理工大学电子工程系教授,主要从事子波变换、信号时频分析、图像处理和数字水印等方面研究工作。
(上接第34页
图4采用CPLD设计的数据总线开关
大都采用了双低电压电源供电以降低功耗,例如ADSP-21161N用1.8V核心电源,3.3VI/O电源,V2FP2GA的用1.5V核心电源,3.3VI/O电源,使得信号处理系统的电源种类增多,在系统实现过程中不仅要考虑多种电源供电的问题,有时还需考虑上电顺序,此外各种电平之间还需要接口器件,这都增加了系统设计的复杂程度。
4结论
本文以雷达信号处理机的设计为背景,介绍了信号处理算法与处理机体系结构映射的一些基本原则和
方法,并充分利用了ADSP21161N支持雷达信号处理和多处理机体系的特点构造了能改变流程控制的簇式多处理机结构,辅以LINK口的点对点数据通信方式,
加上FPGA实现预处理算法和CPLD实现数据开关等
模块的可编程性,实现了一个通用的雷达信号处理机平台。
实验表明,这种信号处理机实时处理能力强,结构可重构性强,对雷达信号处理算法的适应能力较强,工作稳定可靠。
参考文献
1蒋志炎,黄银河,夏映玲.基于DSP的雷达数字信号处理通
用模块.现代雷达,2003,25(4:
30~32
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计与实现.李玉柏,杨乐,李征,等译.北京:
电子工业出版社,2002
3孙莉,吴顺君,苏涛.DSP并行系统设计方法研究.计算机应用研究,2002,19(9:
68~70
4MagnusNilsson,FFT,RealizationAndImplementionInFPGA:
[学
位论文].BrisbameAustraLia:
GriffithUniversity,2001
李悦丽女,1973年生,在职博士研究生。
目前主要从事雷达信号处理方面的研究工作。
周智敏男,1957年生,教授,博士生导师。
从事超宽带SAR技术、高速实时信号处理技术研究等。
薛国义男,1975年生,博士研究生。
目前主要从事高速实时信号处理领域研究。
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第10期李韧,等:
被动式毫米波成像图像的一种增强算法
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