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第4章内容提要
第4章组合逻辑电路
内容提要
本章主要讲述了组合逻辑电路的基本概念、特点及其分析和设计方法。
组合逻辑电路在逻辑功能上的特点是这种电路任何时刻的输出仅仅取决于该时刻的输入信号,而与这一时刻输入信号作用前电路原来的状态无关。
在电路结构上基本上由逻辑门组成,且只有输入到输出的通路,没有从输出到输入的回路。
这种电路没有记忆功能。
所谓组合逻辑电路分析就是根据给定逻辑电路,判断电路的逻辑功能。
本章以常用组合逻辑功能器件全加器、编码器、译码器、数值比较器、数据选择器、奇偶产生/校验电路为例,介绍了组合逻辑电路分析方法,同时讲述了上述各功能器件的逻辑功能。
组合逻辑电路设计是根据实际逻辑命题,设计出实现该命题所需功能的最简逻辑电路。
本章主要讲述了采用小规模集成器件和中规模集成器件的设计方法。
本章还结合组合逻辑电路介绍了用VHDL描述组合逻辑电路的方法,主要介绍了VHDL的基本知识,并用这些基本知识来描述常用的组合逻辑电路。
介绍了组合逻辑电路的竞争与冒险的概念,逻辑冒险的判断和避免方法。
教学基本要求
(1)掌握组合逻辑电路的分析和设计方法。
(2)掌握常用组合逻辑电路功能器件的逻辑功能及使用方法。
(3)掌握VHDL基本知识、VHDL描述电路的基本方法。
(4)理解常用组合逻辑电路功能器件的工作原理。
(5)了解组合逻辑电路中的竞争与冒险现象。
重点与难点
本章重点:
(1)组合逻辑电路的分析和设计方法。
(2)常用组合逻辑功能器件的逻辑功能和使用方法。
(3)VDHL描述组合逻辑电路的基本方法。
本章难点:
组合逻辑电路中竞争与冒险现象的判断。
主要教学内容
4.1 组合逻辑电路分析
4.1.1 分析基本方法和步骤
4.1.2 常用组合逻辑功能器件
4.2 组合逻辑电路设计
4.2.1 组合逻辑电路设计步骤
4.2.2 采用小规模器件设计组合逻辑电路
4.2.3 采用中规模组合逻辑功能器件设计组合逻辑电路
4.3 组合逻辑电路的竞争冒险现象
4.3.1 组合逻辑电路竞争冒险的判断
4.3.2 组合逻辑电路竞争冒险的消除
4.4 VHDL描述组合逻辑电路
4.1 组合逻辑电路分析
4.1.1分析基本方法和步骤
分析组合逻辑电路的目的是确定已知电路的逻辑功能,其步骤大致是:
从输入端入手,根据逻辑门电路的逻辑功能,逐级写出各输出端的逻辑函数表达式→化简和变换逻辑表达式→列出真值表→确定逻辑功能。
例4–1组合逻辑电路如图4–1–1所示,其中A、B为输入变量,Y为输出函数,试说明当C3、C2、C1、C0作为控制信号时,Y与A、B的逻辑关系。
图4–1–1例4–1组合逻辑电路
解
(1)由图4–1–1写出逻辑函数表达式为
(2)以C3、C2、C1、C0作为控制变量,列出输出Y的真值表,如表4–1–1所示。
表4–1–1例4–1真值表
(3)由真值表显示出该组合电路是一个多功能逻辑单元电路。
分析该题时,由于要求论证Y与A、B的逻辑关系,因此在列真值表时,切忌将A、B也作为输入变量列入真值表。
4.1.2常用组合逻辑功能器件
常用组合逻辑功能器件包括全加器、编码器、译码器、数据选择器、数值比较器、奇偶检验/产生器等。
对于这些逻辑器件除了掌握其基本功能外,还必须了解其使能端、扩展端,掌握这些器件的应用。
1.全加器
两个二进制数之间的算术运算无论是加、减、乘、除,目前在计算机中都是化成若干步加法运算进行的。
因此,全加器是构成算术运算器的基本单元。
1位全加器真值表如表4–1–2所示。
全加器除用作算术运算器的基本单元外,在组合逻辑设计中如果要产生的逻辑函数能化成输入变量之间或者输入变量与变量之间在数值上相加的形式,这时用全加器来设计组合逻辑电路非常简单(如教材中例4–10、例4–11)。
表4–1–2全加器真值表
2.编码器
编码器的逻辑功能是把输入的每一个高、低电平信号编成一个对应的二进制代码,通常有普通编码器和优先编码器两类。
在普通编码器中,任何时刻只允许输入一个编码信号,否则将会发生混淆。
在优先编码器中,允许同时输入两个以上的编码信号,但是只对其中优先级最高的一个进行编码。
常用的有二进制编码器和二–十进制编码器。
8线–3线优先编码器真值表如表4–1–3所示。
表4–1–38线–3线优先编码器真值表
3.译码器
译码器的逻辑功能是将每个输入的二进制代码译成对应的输出高、低电平信号,是编码器的反操作。
常用的有二进制译码器,二–十进制译码器和显示译码器。
3线–8线译码器真值表如表4–1–4所示。
表4–1–43线–8线译码器真值表
译码器除去完成正常的译码功能外,由于n位二进制译码器的输出端给出了n变量的全部最小项,(例如3线–8线译码器,若将A2、A1、A0作为3个输入变量,则8个输出端给出的就是3个变量的全部最小项m0~m7)。
因此用n变量二进制译码器和适当的门电路能获得任何形式输入变量不大于n的组合逻辑函数(如教材中例4–9)。
同时合理的应用输入使能端,还可将译码器作为数据分配器使用。
4.数据选择器
数据选择器的逻辑功能是从一组传输的数据信号中选择某一个输出,或称为多路开关电路。
8选1数据选择器真值表如表4–1–5所示。
数据选择器除去完成多路开关的逻辑功能外,用具有n位地址输入的数据选择器,可以产生任何形式输入变量数的组合逻辑电路(如教材中例4–5、4–6和4–7)。
表4–1–58选1数据选择器真值表
5.数值比较器
数值比较器主要完成数字系统中两个数字大小的比较。
4位数值比较器真值表如表4–1–6所示。
表4–1–64位数值比较器真值表
6.奇偶产生/检验器
在数据信息码传输过程中,为了提高检错能力,在数据码中增加1位检错码,使传输码组中1的个数为奇数或偶数。
奇偶产生器/校验器是具有产生和校验奇偶码的电路。
4.2 组合逻辑电路设计
4.2.1组合逻辑电路设计步骤
组合逻辑电路设计步骤如图4–2–1所示。
图4–2–1组合逻辑电路设计步骤
4.2.2采用小规模器件设计组合逻辑电路
采用小规模器件设计关键在于逻辑函数简化及根据选定器进行函数表达式变换。
例4–2在只有原变量输入条件下实现函数:
F(a,b,c,d)=∑m(0,3,4,5,6,7,8,9,10,11,12,15)
(1)用与非门实现;
(2)用与门和异或门实现。
解用与非门实现设计步骤:
(1)画卡诺图简化,卡诺图如图4–2–2所示。
经卡诺图化简得最简与–或逻辑表达式
图4–2–2例4–2卡诺图
(2)由于要求无反变量,则需进行如下变换:
画出实现逻辑图,如图4–2–3所示。
图4–2–3例4–2与非门实现逻辑图
用与门和异或门实现设计步骤:
由卡诺图化简,从卡诺图中可以发现0格均为孤立格,因此可以求得
则
逻辑图如图4–2–4所示。
图4–2–4例4–2与门和异或门实现逻辑图
说明:
采用门电路的关键在于将函数表达式变换成与门电路相对应的形式,为了使函数表达式简化,有些变换技巧,如该题中(cd+cd)就变换成
。
在异或表达式中,由于0格简单,采用化简F,再用F=1⊕F。
当然也可以直接由
经过运算求得。
必须注意的是
这是由于cd、cd、ab、ab相交,不能直接写异或函数。
4.2.3采用中规模组合逻辑功能器件设计组合逻辑电路
采用中规模组合逻辑功能器件设计组合逻辑电路时,将逻辑函数变换成适当形式后,不要求化为最简形式,而是将要求产生的逻辑函数变换成与所用器件逻辑函数式类似的形式,也就是逻辑函数式对照法。
例4–3试用全加器实现4位二进制数码转换成8421BCD码,必要时可附加少量逻辑门电路。
解首先列出转换真值表,如表4–2–1所示,由真值表可见
表4–2–1例4–3真值表
(1)0~9的4位二进制码和8421BCD码完全相同,当等效十进制数为10~15时,由于8421BCD码产生进位D10,4位二进制码和8421BCD出现很大差异。
但仔细分析可以发现D1与B0始终相同。
(2)从序号10开始,B3B2B1组成的代码总比D10D8D4D2组成的代码少3。
也就是只要在B3B2B1≥101时,加上011就可获得D10D8D4D2的代码。
由于输出代码与输入代码间存在一定数值关系,所以只要判断B3B2B1≥101,用全加器加011即可获得D10D8D4D2。
判断电路卡诺图如图4–2–5所示。
由此可得Y≥5=B3B2+B3B1。
因此用4位全加器实现的逻辑图如图4–2–6所示。
图4–2–5判断电路卡诺图
图4–2–6例4–3逻辑图
该题若用全加器实现必须找到变量之间的数值关系。
例4–4某城市有3条路灯,每条路灯需1kW电力,这3条路灯由2台发电机供电,一台是1kW,一台是2kW,3条路灯不一定同时点亮。
为了节约能源,又要保证供电,请设计一个逻辑电路,根据3条路灯的需要起动相应发电机。
请分别用双4选1数据选择器实现和用译码器实现。
解3条路灯A、B、C工作情况可分为8种,1kW发电机为F1,2kW发电机为F2,灯亮为1,灯灭为0;起动供电为1,不供电为0;则真值表如图4–2–2所示。
表4–2–2例4–4真值表
由真值表可得
F1(A,B,C)=∑m(1,2,4,7)=ABC+ABC+ABC+ABC
F2(A,B,C)=∑m(3,5,6,7)=ABC+ABC+ABC+ABC
采用双向4选1数据选择器,其功能表4–2–3所示。
其输出方程为(当EN=0时)
表4–2–3双向4选1数据选择器功能表
与F1、F2相比较,A1=A,A0=B,则
F1:
D0=C,D1=C,D2=C,D3=C
F2:
D0=0,D1=C,D2=C,D3=1
逻辑图如图4–2–7所示。
图4–2–7例4–4逻辑图之一
采用译码器,可选择3线–8线译码器,由于Y0=m0,Y1=m1,Y2=m2,Y3=m3,Y4=m4,Y5=m5,Y6=m6,Y7=m7,所以
逻辑图如图4–2–8所示。
图4–2–8例4–4逻辑图之二
4.3 组合逻辑电路的竞争冒险现象
4.3.1组合逻辑电路竞争冒险的判断
在组合逻辑电路中,只要存在信号的传输路径不同,就有可能产生竞争冒险现象。
组合逻辑电路是否存在竞争冒险的判断有三种方法。
(1)公式判别法
将逻辑函数中的互补变量(如A和A)以外的变量设为1或0,凡最终能化简成式A·A=0或A+A=1形式的,即存在竞争冒险。
例如F=AC+ABD+BC+CD:
若A=0、B=1、D=1,代入F式中,则F=C+C=1,存在1冒险。
若A=1、C=0、D=1,代入F式中,则F=B+B=1,存在1冒险。
若A=1、B=0、C=1,代入F式中,则F=D+D=1,存在1冒险。
(2)卡诺图判断法
在卡诺图中,凡存在乘积项包围圈相邻者,则有竞争冒险存在;相交或不相邻,无竞争冒险。
上例中卡诺图如图4–3–1所示。
由图中可见,存在BC和ABD、AC、CD相邻不相交,AC和BC、ABD相邻不相交,ABD和BC、AC、CD相邻不相交。
因此,该逻辑电路存在竞争冒险。
图4–3–1F=AC+ABD+BC+CD的卡诺图
(3)画波形法
设多个门的延时时间,依次画各级波形,看是否有小尖出现,若有则有竞争冒险。
4.3.2组合逻辑电路竞争冒险的消除
在组合逻辑电路中,只要存在信号的传输路径不同,就有可能产生竞争冒险现象。
消除冒险主要有三种方法。
(1)加多余项
上例中,增加多余项AB、BC、ACD,使逻辑表达式变为
F=AC+ABD+BC+CD+AB+BC+ACD
(2)在电路输出端加滤波电容,一般并接一个100pF以下的电容。
(3)加取样脉冲(选通法)
4.4VHDL描述组合逻辑电路
VHDL描述电路的基本构成是由实体(ENTITY)和结构体(ARCHITECTURE)两部分组成。
实体描述基本格式
ENTITY实体名IS
PORT(端口名:
类别,信号类型;
…
端口名:
类别,信号类型);
END实体名;
结构体描述基本格式
ARCHITECTURE结构体名OF实体名IS
[声明部分]内部信号名、信号类型等;
BEGIN
[描述部分]具体描述结构体的行为及其连接关系;
END结构体名;
例4–5用VHDL描述3–8译码器。
它有三个地址输入端address2~address0,三个使能端G1、G2A和G2B。
G1高电平有效,G2A和G2B低电平有效;只有三个使能端都加上有效电平时,才能得到有效译码输出Y_L,输出低电平有效。
解
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYdecoder_3_8IS
PORT(G1,G2A,G2B:
INSTD_LOGIC;
address:
INSTD_LOGIC_VECTOR(2DOWNTO0);
Y_L:
OUTSTD_LOGIC_VECTOR(0TO7));
ENDdecoder_3_8;
ARCHITECTUREdataflow_1OFdecoder_3_8IS
SIGNALY_L_I:
STD_LOGIC_VECTOR(0TO7);
BEGIN
WITHaddressSELECT
Y_L_I<="01111111"WHEN"000",
"10111111"WHEN"001",
"11011111"WHEN"010",
"11101111"WHEN"011",
"11110111"WHEN"100",
"11111011"WHEN"101",
"11111101"WHEN"110",
"11111110"WHEN"111",
"11111111"WHENOTHERS;
Y_L<=Y_L_IWHEN(G1AND(NOTG2A)AND(NOTG2B))='1'
ELSE"11111111";
ENDdataflow_1;
自我检测题
1.分析图P4–1所示电路的逻辑功能,写出电路输出函数S的逻辑表达式。
图P4–1
2.试分析图P4–2所示电路的逻辑功能,并用最少的门电路实现。
能否选择中规模功能器件实现?
图P4–2
3.用小规模门电路实现函数
要求用以下6种方案实现:
(1)与门–或门;
(2)与非–与非门;(3)与或非门;(4)与非门–与门;(5)或门–与门;(6)或非–或非门。
4.有一密码锁有三个按键,分别是A、B、C。
当三个键均不按下时,锁打不开,也不报警;当只有一个键按下时,锁打不开,且发出报警信号;当有两个键同时按下时,锁打开,也不报警。
当三个键都按下时,锁打开,但要报警。
请设计此逻辑电路,分别用
(1)门电路;
(2)3线–8线译码器和与非门;(3)双4选1数据选择器和非门;(4)全加器来实现。
5.试用全加器实现一个2位二进制乘法运算电路。
6.设计一个4输入检测电路。
输入信号A、B、C、D为8421BCD码,当输入的BCD数可以被2和3同时整除时,输出为1。
请用1片4选1数据选择器实现。
7.图P4–3为一奇校验系统方框图。
图中奇发生器产生信号P,使P中A、B、C始终保持奇数个1。
要求用最少的异或门设计一个奇数检测器,使正常工作时P1端输出为1,否则为0。
图P4–3
8.设计一个多功能组合逻辑电路,要求实现如表P4–1所示的逻辑功能。
其中M1M0为选择信号,A、B为输入逻辑变量,F为输出。
试用8选1数据选择器实现。
表P4–1
9.试设计一个可控组合逻辑电路,其功能是将4位二进制码和4位格雷码进行相互转换,转换受M控制。
当M=1时,将4位二进制码转换成格雷码;当M=0时,将4位格雷码转换成4位二进制码(只需写出函数表达式?
。
10.分析以下VHDL描述,画出其逻辑图,并说明其逻辑功能。
ENTITYxxxxIS
PORT(a,b:
INBIT;s,co:
OUTBIT);
ENDxxxx;
ARCHITECTUREhOFxxxxIS
SIGNALc,d:
BIT;
BEGIN
c<=aORb;
d<=aNANDb;
co<=NOTd;
s<=cANDd;
ENDh;
思考题
1.什么是组合逻辑电路?
在电路结构上和逻辑功能上各有什么特征?
2.组合逻辑电路分析目的是什么?
3.组合逻辑电路为什么会出现竞争–冒险现象?
如何判断组合逻辑电路在某些输入信号变化时是否会出现竞争?
如何避免或消除竞争–冒险?
4.简述编码器、译码器、全加器、数据选择器、数值比较器及奇偶产生/校验电路的逻辑功能及主要用途。
5.简述采用集成逻辑门设计组合逻辑电路的方法和采用中规模功能器件设计组合逻辑电路的方法。
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