数电编码译码电路设计.docx
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数电编码译码电路设计.docx
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数电编码译码电路设计
实验三编码、译码、寄存逻辑电路设计
一、实验目的与要求
1.掌握加法器、译码器、编码器、数据选择器的逻辑功能和应用方法。
2.掌握寄存器的逻辑功能及应用方法。
3.熟悉利用中、小规模集成电路的设计方法。
二、实验仪器及器件:
电子元器件:
74148优先编码器
7447七段显示的译码器
74LS1383线8线译码器
74LS1518选1数据选择器
74LS1534选1数据选择器
74LS854位数值比较器
74LS175四位寄存器
三、实验内容
实验任务一:
仿真实现74148优先编码器和7447七段显示的译码器功能的测试
1)利用74148优先编码器和7447七段显示的译码器连接电路。
编码-译码电路
2)运行电路,实现开关位置检测和显示功能
3)掌握译码器、编码器的基本功能和应用方法。
译码器:
基本功能是用输出状态表示输入代码,即将一种数码转换成另一种数码。
通常分为地址译码器和显示译码器两大类型。
地址译码器:
输入信号是一组位二进制代码,而在路输出信号中,仅有唯一的一路与该时刻输入代码相对应的输出信号处于有效状态。
显示译码器:
是将输入的位二进制代码转换成一组与之对应的用于驱动显示字符信息的电路。
编码器:
基本逻辑功能是把输入的每个高、低电平信号编成对应的二进制代码。
实验任务二:
仿真实现寄存器功能测试
1)连接仿真电路,运行电路,分析74LS175的逻辑功能。
2)寄存器的主要功能就是暂存数据。
寄存器以同步并行方式接收或传送一组数据。
一些寄存器还具有清零、三态输出等功能。
3)寄存器的应用主要在数码采集锁存、第一信号的鉴别。
四、实验结论
任务一:
仿真实现74148优先编码器和7447七段显示的译码器功能的测试
1)电路低电平输入有效,当输入端有两个或两个以上为低电平,它将对优先级别相对较高的优先编,开关位置检测及功能如下:
开关
七段显示器
A
1
1
1
7
B
1
1
0
6
C
1
0
1
5
D
1
0
0
4
E
0
1
1
3
F
0
1
0
2
G
0
0
1
1
H
0
0
0
0
2)74148为8线—3线优先编码器,0—7为输入信号,A2,A1,A0为三位二进制编码输出信号,EI是使能输入端,EO是使能输出端,GS为优先编码输出端。
74148编码器输入为低电平有效,输出为3位二进制反码。
74148逻辑功能表
3)7447七段显示的译码器
a)7447为七段显示译码器集成电路,输出低电平有效,用以驱动共阳显示器。
b)BI/RBO为特殊控制端。
作为输入使用时,若BI=0,电路完成灭灯功能。
作为输出使用,输出值受制于LT和RBI取值。
c)LT为试灯输入。
LT=0,BI/RBO是输出端,且RBO=1,无论其他输入端什么状态,数码管显示8字形
d)RBI为动态灭零输入。
LT=1,RBI=0,且输入代码为0000时,电路不显示,故称灭零。
此时BI/RBO是输出端,输出RBO=0。
任务二:
仿真实现寄存器功能测试
1)寄存器74LS175的引脚、功能表如图所示
2)74LS175为四上升沿D触发器,当清除端(CR)为低电平时,输出端Q为低电平。
在时钟(CP)上升沿作用下,Q与数据端(D)相一致。
当CP为高电平或低电平时,D对Q没有影响。
引出端符号CP为时钟输入端(上升沿有效), CR为清除端(低电平有效),1D~4D为数据输入端,1Q~4Q为数据输出端,1Q~4Q为互补输出端。
实验四计数电路设计
一、实验目的与要求
1.掌握计数器的逻辑功能和应用方法。
2.熟悉利用中、小规模集成电路的设计方法。
二、实验仪器及器件:
电子元器件:
CT74160集成同步计数器
7447七段显示的译码器
信号发生器
逻辑分析仪
三、实验内容
任务一:
利用清除端复位法实现同步计数器逻辑功能
(1)用四位二进制同步计数器CT74160实现模八计数,编辑电路如图
(2)CT74160它是十进制同步计数器,除外加异步清零信号CR外,还有置入控制端LD及计数控制端CTP,CTT以及数据输入端D0~D3。
74160功能表如表如图所示。
0
1
1
1
1
×
0
1
1
1
×
×
1
0
1
×
×
1
×
0
×
↑
↑
×
×
×
×
×
×
×
×
×
×
×
×
×
×
×
×
×
×
0
0
0
0
计数
触发器保持,
保持
1)当计数控制器CTP=CTT=1,而置入控制端LD和异步清零端
也全为1时,在时钟脉冲CP上升沿作用下,该计数器进行同步计数。
2)当置入控制端LD=0,CR=1的条件下,数据输入端D0,D1,D2,D3的数据d0,d1,d2,d3在时钟脉冲CP上升沿作用下进行送入计数器。
即Q0Q1Q2Q3=d0d1d2d3。
3)当异步清零信号CR=0时,不管其它输入端情况如何,计数器强迫置0。
4)计数控制端CTP,CTT和进位输出端CO是为了级联而设置的。
在
和
均为1的情况下:
当CTP,CTT均为1时,进行计数;当CTP,CTT中有一个为0时,停止计数(只要CTT为0,触发器就处于保持状态,而且进位输出CO为0;若CTT=1,CTP=0,触发器处于保持状态,进位输出CO也处于保持状态,CO=CTTQ0Q1Q2Q3=Q0Q1Q2Q3)。
任务二:
利用两片二—十进制同步计数器CT74160构成模值为24计数分频电路。
(1)编辑CT74160构成的模值为24计数分频电路
(2)CT74160功能表同上,两片二—十进制同步计数器CT74160串接计数,当计数脉冲输入到23,门G1产生清除信号,使片一、二的
都为0,从而实现24计数分频。
任务三:
利用置入控制端的置位法实现同步计数器逻辑功能
(1)利用CT74160实现模八计数分频,置入法是利用中规模集成器件的置入控制端,以置入某一固定的二进制数的方法,从而使N进制计数跳跃(N-M)个状态,实现模值为M的计数分频。
模八计数分频电路如图
(2)CT74160功能表同上,由图可知,当置入控制端LD=0时,执行同步置入功能。
CT74160为模十计数,实现模八计数跳跃两个状态。
以4位二进制计数器的满值输出
作为
的置入控制信号,将数据输入端D3~D0接0010(6)。
这样当74160计数计到满值时,
=0,在下一个时钟CP作用下计数器将D3D2D1D0=0010,预置进计数器,其状态转换表如图所示。
Q3
Q2
Q1
Q0
0
0
1
0
0
0
1
1
0
1
0
0
0
1
0
1
0
1
1
0
0
1
1
1
1
0
0
0
1
0
0
1
四、实验结论
任务一:
利用清除端复位法实现同步计数器逻辑功能仿真图
该电路实现模八计数
实验仿真输出波形
任务二:
利用两片二—十进制同步计数器CT74160构成模值为24计数分频电路仿真图
该电路实现模24的分频计数
3.利用置入控制端的置位法实现同步计数器逻辑功能仿真图
该电路实现模八计数,初始置入0010
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- 关 键 词:
- 编码 译码 电路设计
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