快速全差分CMOS 运算放大器的设计.docx

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快速全差分CMOS运算放大器的设计

《IC课程设计》报告

快速全差分CMOS运算放大器的设计

姓名:

学号:

班级:

1

院系:

专业:

同组人姓名:

李四王二

1设计目标（1

2相关背景知识（1

3设计过程（2

3.1电路结构设计（2

3.1.1电路结构的选择（2

3.1.2折叠式共源共栅（4

3.1.3共模反馈电路（5

3.1.4偏置电路（6

3.1.5频率补偿（7

4电路仿真（7

5讨论（9

6收获和建议（9

参考文献（9

1设计目标

设计一带宽为500MHz的全差分CMOS运算放大器。

设计指标如下:

工作电源电压:

3.3V

开环增益:

≥65dB

单位增益带宽:

≥500MHz

相位裕量:

≥50degree

差分压摆率:

≥200V/μs

负载电容:

=2pF

差分输出摆幅:

≥±2V

谐波失真:

≤0.1%

静态功耗:

尽可能小

2相关背景知识

科学技术的发展带来了各行各业的改革,各种新型的高科技产品不断被应用到我们生活和生产中。

科技进步同样也带来了电表行业的改革,传统的老式机械表已经不适应现代的生活需求,更先进的数字电表将取而代之。

电表计量芯片是数字电表的核心,它的性能在很大程度上决定了该电表的性能。

而在电表计量芯片中需要将电流、电压信号转换成数字信号以便进行高精度的后续处理,这就需要用到数模转换器（AnalogtoDigitalConverter。

一个高性能的数模转换器则是先进的电表计量芯片必不可少的。

目前随着大规模集成电路的发展,Sigma-delta数模转换器（Sigma-deltaADC得到了迅速的发展并广泛应用于通讯、音频处理和精密测量方面。

在电表计量芯片中也广泛采用这用结构以实现高精度的数模转换。

3设计过程

3.1电路结构设计

3.1.1电路结构的选择

根据上表所提供的性能要求,由于普通的单级结构运放无法提供这么大的增益,而三级或更多级结构将带来稳定性的问题,对此我们选择具有两级放大功能的运算放大器。

鉴于全差分电路具有较高的共模抑制比和很好的噪声抑制能力,而且能提供较高的输出电压摆幅,因此本文采用全差分电路。

共源共栅结构具有高增益、高电源抑制比等优点,因为设计要求增益达70dB,并且为了增大输入共模范围,因此本文选择折叠式共源共栅结构,在实现高增益的同时扩大输入共模范围。

鉴于上面的分析,我们提出如下的一种全差分结构如图1所示。

该电路由三部分组成:

主运算放大器部分、偏置电路部分、开关电容电路共模反馈部分。

其中折叠式共源共栅部分为主要结构,它提供了高增益,同时,输出缓冲级扩大了输出电压摆幅,共模反馈稳定输出共模电平。

图1整体电路

3.1.2折叠式共源共栅

本文的运算放大器主结构如图2所示。

其中第一级为折叠式共源共栅结构,该结构具有高增益、高电源抑制比及输入共模范围大等优点[5]。

为了增大输出电压摆幅,本文采用了电流源负载的PMOS共源放大器作为输出缓冲级,该结构能在增大输出驱动能力的同时实现大的输出摆幅的要求。

图2主运放结构

本结构中第一级折叠式共源共栅放大器最为关键,采用“半边电路”对它进行小信号分析[6],其半边电路的小信号近似模型如图3所示。

图中R为从N7管漏端到地的总电阻,可以算出:

R1=gm7·r07·r09+r07+r09≈gm7·r07·r09（1对该小信号模型采用基尔霍夫电流定律进行分析可得出:

Av=gm1·Rout≈gm1·{【gm3·r03·（r01∥r05】}∥（gm7·r07·r（2

从公式（2可知,为了增大增益我们可以采取如下方法:

（1增大gm1,这可以通过增大输入管的宽长比来实现;

（2减小共源共栅结构的电流,这将使得共源共栅结构的输出电阻增大从而提高增益,在过驱动电压一定的情况下可以增大宽长比来提高增益。

但是大的尺寸将带来更大的寄生电容,影响电路的交流特性,为了降低寄生电容及加快速度,本文取信号通路上的MP3、MP4的沟长为最小沟长,经过仿真调整,本文取其宽长比为:

MP3/MP4=30/0.5μm

3.1.3共模反馈电路

对于全差分运算放大器需要实现稳定的共模电平输出以使放大器中的MOS管处于饱和状态,因此必须增加共模反馈电路以稳定输出共模电平。

共模反馈电路工作原理为:

检测运放的输出共模电平（Von+Vop/2并与标准的共模电平Vcm相比,比较结果作为偏置电压来控制运放的电流源。

图4共模反馈电路

本文采用开关电容技术实现共模反馈,如图4所示。

图中Von、Vop为运放输出电压,Vcmfb为反馈回信号,clk1、clk2为两相不交叠时钟,Vcm为期望共模电平,Vbias为期望反馈值。

由于该电路采用开关电容技术,不需要传统共模反馈电路中的大电阻,因此能极大的减小版图面积;此外,由于采用动态开关技术而不存在静态电流,因此能降低电路的功耗。

但是这种电路需要两相不交叠时钟,其工作原理为:

当clk1为高、clk2为低时,此时N24、N25、N21、N23导通,N19、N20、N18、N22管断开,此时电路中各电容上的总电荷为:

Q1=2Cb·（Vcm-Vbias3+Ca·（Von+Vop-2Vcmfb+Cc·（Von-Vcm+Cc·（Vop-Vcm（3当clk1为低、clk2为高时,此时N24、N25、N21、N23关断,N19、N20、N18、N22管导通,此时电路中各电容上的总电荷为:

Q1=（Von-Vcmfb·Ca∥Cb+（Vop-Vcmfb·Ca∥Cb+Cc·（Von-Vcm+Cc·（Vop-Vcm=（Ca+Cb·（Von+Vop-2Vcmfb（4由于电荷守恒可以得出Q1=Q2,因此由式（3和式（4可以得出:

Vcmfb=（Von+Vop/2-Vcm+Vbias3（5由上式可知,当共模输出电平（Von+Vop/2大于Vcm时,反馈回信号Vcmfb将在期望值Vbias3上叠加一个正值,这将使运放中的MN2、MN3的栅压增大从而使尾电流变大,但是由于MP3、MP4中的电流不变,因此将使输出电压Von和Vop降低,这使得输出共模电压降低了;相反,当共模输出电平（Von+Vop/2小于Vcm时,反馈回信号Vcmfb将在期望值Vbias3上叠加一个负值,这将使得输出电压Von和Vop升高,这就使得输出共模电平升高了。

3.1.4偏置电路

本文的偏置电路如图5所示,其中Ibias为标准电流源,它以二极管连接方式的NMOS作为负载,为N94、N93管提供1V的栅压。

Vbias3为共模反馈提供一个理想的反馈电压。

正常工作时偏置电路将提供偏压:

Vbias1=3.77V、Vbias2=3.55V、Vbias3=1.02V、Vbias4=1.11V

3.1.5频率补偿

两级运放由于存在多个极点使得电路存在稳定性问题,因此需要对电路进行频率补偿,即运放的开环传递函数必须得以修正,以使得闭环电路是稳定的,而且时间特能也是良好的。

频率补偿技术最常用的就是密勒补偿技术,其主要目的就是尽可能的把运放的主极点与次主极点分开。

对于本文的电路结构,第一主极点位于第一级折叠式共源共栅的输出端,次主极点位于第二级的

输出端。

因此,我们在两级运放之间增加补偿电容Cc来使得两个极点分开,但是增加的补偿电容带来了新的位于右半平面的零点,这可以通过增加调零电阻R来使得零点与次主极点抵消。

对于本文,取补偿电容Cc=650fF、电阻R=4.2K。

4电路仿真

本文采用CSMC0.5μm/5VSiCMOS工艺模型,通过HSPICE软件对电路进行了模拟仿真,仿真结果如图6所示。

其中图6为负载电容为2pF情况下的开环增益及相位仿真图,从图中可以看出该电路开环增益为84.7dB,相位裕度为67°。

为了仿真闭环小信号建立时间本文采用了如图7的仿真结构,图中

R1=R2=R3=R4=2K。

在输入端加入Vin=1V、Vip为1V~1.2V的激励信号,仿真结果如图8所示,从图中可以看出该电路的小信号上升建立时间为39ns。

5讨论本文基于CSMC0.5μm/5V硅CMOS工艺模型，设计了一种用于数字电表计量芯片的两级运算放大器。

该运放采用两级结构，其中第一级为折叠式共源共栅结构，第二级为PMOS输出缓冲结构。

采用HSPICE软件对该电路进行模拟，仿真结果表明在负载电容为2pF情况下该运算放大器，开环增益为84.7dB、单位增益带宽达44.8MHz，相位裕度为67°，小信号建立时间为39ns。

由此可知该运放的性能已经达到了设计要求并保留了一定的裕度，成功完成了设计任务。

6收获和建议收获和建议本次课程设计收获和建议给出小组成员各自在题目中的工作任务和工作量（百分比表示）。

参考文献［1］王月志.电能计量[M].北京：

中国电力出版社，2004.［2］赵伟，庞海波，刘灿涛.电能表技术的发展历程[J].电测与仪表，1999，36（6）：

4-7.［3］郭松林，等.电子式电能表专用芯片的分类及原理[J].电测与仪表，2002，39（10）：

5-7.［4］沙占友.高精度电能计量集成电路的原理及应用[J].国外电子测量技术，2004：

1-4.［5］BakerRJ,LiHW,BoyceDE.CMOSCircuitDesign,layoutandsimulation[M].Beijing:

ChinaMachinePress,2006.［6］毕查德·拉扎维.模拟CMOS集成电路设计[M].西安：

西安交通大学出版社,2000.［7］朱小珍，柴常春，朱樟明.一种单位增益带宽CMOS全差分运算放大器[J].现代电子技术，2006，3：

68-71.9