SoC设计3-工具.ppt
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SoC设计方法与实现设计方法与实现第三章SoC设计与设计与EDA工具工具内容大纲内容大纲电子系统级设计与工具电子系统级设计与工具验证的分类及相关工具验证的分类及相关工具逻辑综合及综合工具逻辑综合及综合工具可测性设计与工具可测性设计与工具布局布线与工具布局布线与工具物理验证及参数提取与相关的工具物理验证及参数提取与相关的工具EDA工具的发展趋势工具的发展趋势内容大纲内容大纲电子系统级设计与工具电子系统级设计与工具验证的分类及相关工具验证的分类及相关工具逻辑综合及综合工具逻辑综合及综合工具可测性设计与工具可测性设计与工具布局布线与工具布局布线与工具物理验证及参数提取与相关的工具物理验证及参数提取与相关的工具EDA工具的发展趋势工具的发展趋势电子系统级设计与工具电子系统级设计与工具SoC的的设设计计趋趋势势正正从从RTL向向电电子子系系统统级级(ESL,ElectronicSystemLevel)转移)转移ESL可以帮助设计者从更高层次进行电路设计可以帮助设计者从更高层次进行电路设计能能协协助助工工程程师师进进行行系系统统级级设设计计、结结构构定定义义、算算法法开开发发、软软硬硬件件分分割割和和协协同同设设计计、建建立立虚虚拟拟原原型型机机,以以及及验验证证不不同同架架构构方案的可行性等方案的可行性等目目前前的的ESL工工具具通通常常采采用用工工业业标标准准语语言言进进行行建建模模,如如C/C+、SystemC、SystemVerilog等等,常常用用的的软软硬硬件件协协同同设设计计验验证证工工具具有有Mentor公公司司的的Seamless和和CarbonDesignSystems公公司司的的SoCDesigner。
Mentor的的Catapult可实现可实现C+到到RTL级的综合级的综合设计流程设计流程首首先先是是功功能能设设计计,在在这这一一步步需需要要建建立立并并且且验验证证所所开开发产品的功能模型发产品的功能模型其其次次是是基基于于应应用用的的结结构构设设计计,此此时时需需要要描描述述整整个个系系统统平平台台,将将功功能能模模型型映映射射到到平平台台上上,并并进进行行验验证证,找到最理想的情况找到最理想的情况最最后后是是基基于于平平台台的的结结构构设设计计,这这一一步步需需要要对对平平台台进进行低层次的描述,建立合理的硬件结构行低层次的描述,建立合理的硬件结构内容大纲内容大纲电子系统级设计与工具电子系统级设计与工具验证的分类及相关工具验证的分类及相关工具逻辑综合及综合工具逻辑综合及综合工具可测性设计与工具可测性设计与工具布局布线与工具布局布线与工具物理验证及参数提取与相关的工具物理验证及参数提取与相关的工具EDA工具的发展趋势工具的发展趋势验证的分类验证的分类动态验证动态验证动态验证也叫仿真,是指从电路的描述提取模型,然后将外部激励信号或数据施加于此模型,通过观察该模型在外部的激励信号作用下的实时响应来判断该电路系统是否实现了预期的功能静态验证静态验证静态验证是指采用分析电路的某些特性是否满足设计要求的方法,来验证电路的正确与否优劣比较优劣比较动动态态仿仿真真主主要要是是模模拟拟电电路路的的功功能能行行为为,必必须须给给出出适适当当的的激激励励信信号号,然然而而很很难难选选择择激激励励来来达达到到覆覆盖盖电电路路所有功能的目的所有功能的目的动态仿真很耗费时间动态仿真很耗费时间静静态态验验证证是是针针对对模模拟拟电电路路所所有有的的工工作作环环境境,检检查查电电路路是是否否满满足足正正常常的的性性能能指指标标,此此类类验验证证只只限限于于数数字字逻逻辑辑电电路路,其其准准确确性性低低于于动动态态仿仿真真,偶偶尔尔还还会会提提供供错误信息错误信息动态验证及相关工具动态验证及相关工具动态验证流程动态验证流程相关工具相关工具电路级仿真工具电路级仿真工具SPICESPICE作为一种通用的电路描述与仿真语言,最早由加州大学伯克利分校于1972年发明。
是20世纪80年代世界上应用最广的电路设计软件NanoSimNanoSim是Synopsys公司开发的,一个针对模拟、数字和混合信号设计验证的晶体管级仿真工具NanoSim结合了TimeMill和PowerMill中最先进的仿真技术,在单独的一个工具里就可以同时完成时序分析和功耗分析相关工具相关工具逻辑仿真工具逻辑仿真工具基于事件的仿真器基于事件的仿真器仿真器捕获事件(在时钟内部或在时钟的边界上),并通过设计进行传播,直到实现一个稳定状态为止基于周期的仿真器基于周期的仿真器仿真器完全不理会时钟内部发生的事件,而是在每个周期中进行一次信号评估。
由于执行时间较短,这类仿真器的运行速度往往较快相关工具相关工具逻辑仿真工具逻辑仿真工具VCSSynopsys的VCS是编译型Verilog模拟器,它完全支持标准的VerilogHDL语言和SDFVCS结合了周期算法和事件驱动算法,具有高性能、大规模和高精度的特点,适用于从行为级、RTL到带反标的门级电路仿真ModelSimMentor的ModelSim仿真器采用直接优化的编译技术、Tcl/Tk技术和单一内核仿真,支持VHDL和Verilog混合仿真静态验证及相关工具静态验证及相关工具静态验证流程静态验证流程相关工具相关工具形式验证工具形式验证工具形式验证流程形式验证流程相关工具相关工具形式验证工具形式验证工具等等效效性性检检查查(EquivalenceCheck)是是目目前前形形式式验验证证的的主主流流,用用于于比比较较两两个个电电路路逻逻辑辑功功能能的的一一致致性性通通过过采采用用匹匹配配点点并并比比较较这这些些点点之之间间的的逻逻辑辑来来完完成成等等效性检查的效性检查的Synopsys公公司司的的Formality及及Cadence公公司司的的EncounterConformalEquivalentChecker等等相关工具相关工具静态时序分析工具静态时序分析工具静静态态时时序序分分析析技技术术通通过过输输入入一一定定的的设设计计约约束束来来静静态态地地检检查查设设计计的的时时序序功功能能,而而不不需需要要加加入入相相应应的的测测试试向向量量进进行行逻逻辑辑功功能能仿真仿真静静态态时时序序分分析析工工具具通通过过路路径径计计算算延延迟迟的的总总和和,并并比比较较相相对对于于预预定定义义时时钟钟的的延延迟迟,它它仅仅关关注注时时序序间间的的相相对对关关系系而而不不是是评评估估逻辑功能逻辑功能静静态态时时序序分分析析工工具具可可识识别别的的时时序序故故障障数数要要比比仿仿真真多多得得多多,包包括括建建立立/保保持持时时间间、最最小小和和最最大大跳跳变变延延时时、时时钟钟脉脉冲冲宽宽度度和和时时钟钟畸畸变变、门门级级时时钟钟的的瞬瞬时时脉脉冲冲检检测测、总总线线竞竞争争与与总总线线悬悬浮浮错误、不受约束的逻辑通道错误、不受约束的逻辑通道Synopsys公公司司的的Primetime是是业业界界普普遍遍作作为为Sign-off的静态时序分析工具的静态时序分析工具内容大纲内容大纲电子系统级设计与工具电子系统级设计与工具验证的分类及相关工具验证的分类及相关工具逻辑综合及综合工具逻辑综合及综合工具可测性设计与工具可测性设计与工具布局布线与工具布局布线与工具物理验证及参数提取与相关的工具物理验证及参数提取与相关的工具EDA工具的发展趋势工具的发展趋势EDA工具的综合流程工具的综合流程综合流程综合流程EDA工具的综合策略工具的综合策略以速度为目标的综合策略以速度为目标的综合策略成本尽可能低的综合策略成本尽可能低的综合策略速度和成本折中的综合策略速度和成本折中的综合策略优化策略优化策略器件复用器件复用时序重排时序重排状态机重新编译状态机重新编译常用的逻辑综合工具常用的逻辑综合工具Synopsys的的RTL综综合合工工具具DesignCompiler自自从从1987年年以以来来在在全全球球范范围围内内使使用用,它它也也是是当当前前90%以上以上ASIC设计人员广泛使用的软件设计人员广泛使用的软件使使用用DesignCompiler系系列列软软件件仅仅有有1%的的设设计计风险,它可以快速生成面积有效的风险,它可以快速生成面积有效的ASIC设计设计几几乎乎所所有有的的硅硅片片供供应应商商、IP供供应应商商和和库库的的供供应应商商都都支持支持DesignCompiler内容大纲内容大纲电子系统级设计与工具电子系统级设计与工具验证的分类及相关工具验证的分类及相关工具逻辑综合及综合工具逻辑综合及综合工具可测性设计与工具可测性设计与工具布局布线与工具布局布线与工具物理验证及参数提取与相关的工具物理验证及参数提取与相关的工具EDA工具的发展趋势工具的发展趋势测试和验证的区别测试和验证的区别验证的目的是用来检查电路的功能是否正确,对设验证的目的是用来检查电路的功能是否正确,对设计负责计负责测试的目的则主要是检查芯片制造过程中的缺陷,测试的目的则主要是检查芯片制造过程中的缺陷,对器件的质量负责对器件的质量负责验证基于事件或时钟驱动验证基于事件或时钟驱动测试则是基于故障模型的测试则是基于故障模型的常用的可测性设计常用的可测性设计内部扫描测试设计内部扫描测试设计扫描测试电路扫描测试电路常用的可测性设计常用的可测性设计自动测试矢量生成自动测试矢量生成ATPG采用故障模型,通过分析芯片的结构生成测采用故障模型,通过分析芯片的结构生成测试向量,进行结构测试,筛选出不合格的芯片试向量,进行结构测试,筛选出不合格的芯片通常通常ATPG工具和扫描测试工具配合使用,可以同工具和扫描测试工具配合使用,可以同时完成测试矢量的生成和故障仿真时完成测试矢量的生成和故障仿真支持产生支持产生ATPG的工具有的工具有Mentor的的Fastscan和和Synopsys的的TetraMAX常用的可测性设计常用的可测性设计存储器内建自测试存储器内建自测试内内建建自自测测试试是是广广泛泛应应用用的的存存储储器器可可测测性性设设计计方方法法,它它的的基基本本思思想想是是电电路路自自己己生生成成测测试试向向量量,而而不不是是要要求求外外部部施施加加测测试试向向量,它依靠自身来决定所得到的测试结果是否正确量,它依靠自身来决定所得到的测试结果是否正确支支持持BIST的的工工具具有有Mentor的的mBISTArchitect和和Synopsys的的SoCBISTBIST的基本结构的基本结构常用的可测性设计常用的可测性设计边界扫描测试边界扫描测试边边界界扫扫描描的的原原理理是是在在核核心心逻逻辑辑电电路路的的输输入入和和输输出出端端口口都都增增加加一一个个寄寄存存器器,通通过过将将这这些些I/O上上的的寄寄存存器器连连接接起起来来,可可以以将数据串行输入被测单元,并且从相应端口串行读出将数据串行输入被测单元,并且从相应端口串行读出支支持持边边界界扫扫描描的的自自动动设设计计工工具具有有Mentor的的BSDArchitect和和Synopsys的的BSDCompilerIEEE1149.1结构结构内容大纲内容大纲电子系统级设计与工具电子系统级设计与工具验证的分类及相关工具验证的分类及相关工具逻辑综合及综合工具逻辑综合及综合工具可测性设计与工具可测性设计与工具布局布线与工具布局布线与工具物理验证及参数提取与相关的工具物理验证及参数提取与相关的工具EDA工具的发展趋势工具的发展趋势EDA工具的布局布线流程工具的布局布线流程布局规划(布局规划(Floorplan)布局规划工具帮助设计者从宏观上根据模块的功能将各个模块放置在芯片相应的位置上,其本身具有一定的约束条件布局、器件放置(布局、器件放置(Placement)当模块宏观的位置确定后,就在相应的区域内放置标准单元级的电路时钟树综合(时钟树综合(ClockTreeSynthesis)为了满足时序收敛的要求(TimingClosure),保证每个模块及每个寄存器的时
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