三位二进制加法计数器无效状态000001综述.docx

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三位二进制加法计数器无效状态000001综述

1课程设计的目的与作用错误！

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2设计任务错误！

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2.1加法计数器.错误！

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2.2序列信号发生器.错误！

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2.3256进制的加法器.错误！

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3设计原理错误！

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3.1加法计数器.错误！

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3.2序列信号发生器.2

3.3用集成芯片设计一个256进制的加法器.2

4实验步骤3

4.1加法计数器.3

4.2序列信号发生器.7

4.3用集成芯片设计一个256进制的加法器.9

5仿真结果与分析11

6设计总结与体会11

7参考文献错误！

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1课程设计的目的与作用

1.了解同步计数器及序列信号发生器工作原理；

2.掌握计数器电路的分析，设计方法及应用；

3.掌握序列信号发生器的分析，设计方法及应用

2设计任务

2.1加法计数器

1.设计一个循环型3位2进制加法计数器，其中无效状态为（000，001），组合电路选用与门和与非门等。

2.根据自己的设计接线。

3.检查无误后，测试其功能。

2.2序列信号发生器

1.设计一个能循环产生给定序列的序列信号发生器，其中发生序列（0001），组合电路选用与门和与非门等。

2.根据自己的设计接线。

3.检查无误后，测试其功能。

2.3256进制的加法器

1.设计一个140进制的加法器并显示计数，选用两片74L163芯片设计电路。

2.根据自己的设计接线。

3.检查无误后，测试其功能。

3设计原理

3.1加法计数器

1.计数器是用来统计输入脉冲个数电路，是组成数字电路和计算机电路的基本时序逻辑部件。

计数器按长度可分为：

二进制，十进制和任意进制计数器。

计数器不仅有加法计数器，也有减法计数器。

如果一个计数器既能完成累加技术功能，也能完成递减功能，则称其为可逆计数器。

在同步计数器中，个触发器共用同一个时钟信号。

2.时序电路的分析过程：

根据给定的时序电路，写出各触发器的驱动方程，输出方程，根据驱动方程带入触发器特征方程，得到每个触发器的次态方程；再根据给定初态，一次迭代得到特征转换表，分析特征转换表画出状态图。

3.CP是输入计数脉冲，所谓计数，就是记CP脉冲个数，每来一个CP脉冲，计数器就加一个1，随着输入计数脉冲个数的增加，计数器中的数值也增大，当计数器记满时再来CP脉冲，计数器归零的同时给高位进位，即要给高位进位信号。

3.2序列信号发生器

1.序列是把一组0,1数码按一定规则顺序排列的串行信号，可以做同步信号地址码，数据等，也可以做控制信号。

2.计数型序列信号发生器是在计数器的基础上加上反馈网络构成。

要实现序列长度为M序列信号发生器。

其设计步骤为：

a.先设计一个计数模值为M的计数器；

b.再令计数器每一个状态输出符合序列信号要求；

c.根据计数器状态转换关系和序列信号要求设计输出组合网络

3.3用集成芯片设计一个256进制的加法器

选取两片74LS163芯片设计140进制加法计数器。

74LS163具有以下功能：

a异步清零功能

当CR0时，计数器清零。

在CR0时，其他输入信号都不起作用，由时钟触发器的逻辑特性知道，其异步输入端信号是优先的，CR0正是通过RD复位计数器也即使异步清零的。

b同步并行置数功能

当CR1、LD0时，在CP上升沿操作下，并行输入数据d0~d3进入计数器，

c二进制同步加法计数功能

当CRLD1时，若CTTCTP1,则计数器对CP信号按照8421编码进行加法计数。

d保持功能

当CRLD1时，若CTTCTP0,则计数器将保持原来状态不变。

对

COQ3nQ2nQ1nQ0n于进位信号有两种情况，如果CTT0,那么CO0;若是CTT1,则。

4实验步骤

4.1加法计数器

1.根据要求有其状态图如下图2所示。

图1状态图

2.选择触发器，求时钟方程、输出方程、状态方程a选择触发器

由于触发器功能齐全、使用灵活，在这里选用3个CP下降沿触发的边沿JK触发器。

b求时钟方程

采用同步方案，故取

CP0=CP1=CP2=CP（1.1）

CP是整个要设计的时序电路的输入时钟脉冲。

c求输出方程

确定约束项

由所给题目有无效状态为001,010其对应的最小项为Q2nQ1nQ0n和

Q2nQ1nQ0n是约束项。

由图2所示状态图所规定的输出与现态之间的逻辑关系，可以直接画出输出信号Y的卡诺图，如图3所示。

Q1nQ0n

Q2n00011110

0

X

0

X

0

0

1

0

图2Y的卡诺图

显然，根据图3

d求状态方程

得YQ2nQ1nQ0n

（1.2）

n+1n+1n+1由图2所示状态图可直接画出如图4所示电路次态Q2n+1Q1n+1Q0n+1卡诺图

5所示各触发器的卡诺图

Q1nQ0n

再分解开便可得到如图

图3次态Q2n+1Q1n+1Q0n+1卡诺图

（a）

0

QX2n+1

1

X

1

2

1

卡诺图

0

1

Q1nQ0n

Q2n00011110

（a）Q2卡诺图

Q1nQ0n

00011110

0

1

1

X

0

X

1

0

0

1

Q1nQ0n

n+1

（c）Q0卡诺图

图4各触发器的卡诺图

显然，由图5所示各触发器的卡诺图便可很容易的得到

3求驱动方程

（1.4）

触发器的特性方程为

Qn1JQnKQn

化简后可得驱动方程

J01K01

J1Q0nQ2n（1.5）K1Qn0

（1.5）

J2Q1

K2Q0nQ1n

仿真电路图

图5加法计数器仿真电路图

5.检查电路能否自启动

将无效状态001、010式代入（1.2）（1.3）中进行计算，结果可见，所设计的时序电路能够自启动。

4.2序列信号发生器

1.采用JK触发器、与门和与非门组成缺少状态100，发生序列为1000001的序列信号发生器状态图如下所示。

图6状态图

2.求输出方程

图7输出Y卡诺图

由图可得YQ2nQ1nQ0nQ1nQ0n（1.6）

图8真值表

3.求状态方程

图9次态Q2n+1Q1n+1Q0n+1卡诺图

Q2n+1卡诺图

Q1卡诺图

Q0n+1卡诺图

图10各个触发器的卡诺图

由卡诺图可得：

1.7）

8

4.求驱动方程

JK触发器的特征方程：

图11序列信号发生器仿真电路图

4.3用集成芯片设计一个256进制的加法器

1.74LS163的引脚功能

CP是输入计数脉冲，也就是加到各个触发器的时钟信号端的时钟脉冲；CR是清零端；LD是置数控制端；CTP和CTT是两个计数器工作状态控制端；D0~D3是并行输入数据端；CO是进位信号输出端；Q0~Q3是计数器状态输出端。

图1274LS163状态表

2.选用芯片的二进制同步加法计数功能，256进制正好是两片74LS163全用，

所以CRLD1，CTTCTP1。

仿真图如下

图13256进制加法器仿真图

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5仿真结果分析

实验结果可通过数字显示器的数字变化观察计数器的工作情况，容易验证电路是否正确。

1.三位二进制加法计数器，显示器的数字会按034567的顺序循环变化，证明001010为不存在的约束项，电路连接正确。

2.序列信号发生器，在这个设计实验中总共计七个数。

当七个数计完之后重新归零开始计数，显示器的数字会按1000001的顺序循环变化，证明设计合理且电路连接正确。

3.集成芯片设计出的256位加法器，当一个显示器显示循环0123456789abcdef当循环到f时另一个显示器显示数即增加1，直至循环制f，计数器归零，证明设计合理，电路连接正确。

6设计总结

通过本次课程设计使我对同步计数器及序列信号发生器工作原理有了更深的了解，同时掌握计数器电路的分析，设计方法及应用和序列信号发生器的分析，设计方法及应用，基本能够独立设计出一般简单的电路

7参考文献

1《数字电子技术基础简明教程》余孟尝主编；清华大学电子学教研组编.——3版.——北京：

高等教育出版社，2006.7（2007重印）

2张利萍.王向磊编.《数字电子技术实验》.沈阳：

沈阳理工大学出版

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纸张：

A4，单面

·页边距：

上2.5cm，下2.5cm，左2.5cm，右2cm

·正文（宋体，小四，1.5行距）

1一级标题（宋体加粗，小二左对齐顶格，1.5倍行距）·1.1二标题（宋体加粗，三号左对齐顶格，1.5倍行距）·1.1.1三级标题（宋体加粗，小三左对齐顶格，1.5倍行距）页码居中，左侧装订

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