触发器集成电路设计Cadence软件模拟仿真.docx
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触发器集成电路设计Cadence软件模拟仿真
专业综合技能训练报告
——JK触发器的设计
一、实验目的:
1、熟悉UNIX的概念与基本操作;
2、掌握Cadence软件的基本操作;
3、了解Schematic设计环境
4、掌握原理图的设计方法
5、熟悉前仿真参数设置和仿真步骤
6、学会验证仿真结果
二、实验原理
1、JK触发器的构造及功能:
触发器是一个具有记忆功能的二进制信息存储器件,是构成多种时序电路的最基本逻辑单元。
本次是用MOS器件设计一个JK触发器,通过JK触发器的功能设计电路图,再转换为MOS器件的电路。
触发器是一个具有记忆功能的二进制信息存储器件,是构成多种时序电路的最基本逻辑单元。
触发器具有两个稳定状态,即"0"和"1",在一定的外界信号作用下,可以从一个稳定状态翻转到另一个稳定状态。
由于采用的电路结构形式不同,触发信号的触发方式也不一样。
根据触发方式触发器可分为电平触发、脉冲触发和边沿触发。
电平触发方式结构简单、触发速度快。
在时钟信号有效电平期间(CLK=1或CLK=0),触发器总是处于可翻转状态,输入信号的变化都会引起触发器状态的变化。
在时钟信号无效电平期间,触发器状态保持不变。
因此,在时钟信号有效电平宽度较宽时,触发器会连续不停地翻转。
如果要求每来一个CLK脉冲触发器仅翻转一次的话,则对时钟脉的有效电平的宽度要求极为苛刻,所以实际中应用并不广泛。
边沿触发方式的特点是:
触发器只在时钟跳转时刻发生翻转,而在C=1或C=0期间,输入端的任何变化都不影响输出。
主从型JK触发器:
由主从型JK触发器转换的各种功能的触发器都属于主从触发方式。
这种触发方式的工作特点是:
克服了在CLK有效电平期间多次翻转现象,具有一次翻转特性。
就是说,在CLK有效电平期间,主触发器接受了输入信号发生一次翻转后,主触发器状态就一直保持不变,也不再随输入信号J.K的变化而变化。
一次翻转特性有利有弊:
利在于克服了空翻现象;弊是带来了抗干扰能力差的问题。
本次设计研究的是下降沿跳变主从JK触发器。
主从JK触发器的原理图如图1所示:
若J=1、K=0则CLK=1时主触发器置1(原来是0置成1,原来是1则保持1),待CLK=0后从触发器亦随之置1,即Q*=1。
若J=0=1则CLK=1时主触发器置0原来是0则置成1,待CLK=0以后从触发器亦随之置0,即Q*=0。
若J=K=0,则由于门G7、G8被封锁,触发器保持原来状态不变,即Q*=Q。
若J=K=1,需要分两种情况考虑。
第一种情况是Q=0。
这时门G8被Q端的低电平封锁,CLK=1时仅G7输出低电平信号,故主触发器置1,CLK=0后从触发器亦随之置1,即Q*=1;第二种情况是Q=1。
这时门G7被Q'端的低电平封锁,CLK=1时仅G8输出低电平信号,故主触发器置0,CLK=0后从触发器亦随之置0,即Q*=0。
2、电路设计思路:
由原理图可知主从JK触发器是由八个与非门和一个反相器构成。
所以现在设计与非门的原理图。
根据MOS管的特点设计的与非门的原理图如图2所示:
反相器的设计和与非门的一样,反相器的原理图如图3所示:
当输入电压Vi=0时,Tp导通,Tn截止。
导通后的PMOS管的电阻很小,所以输出电压Vo就近似等于Vdd,也就是输出高电平。
当输入电压为高电平时,Tn导通,Tp截止。
截止时的PMOS管的电阻非常大。
所以输出电压接近于0,也就是输出低电平。
三、原理图绘制:
本次设计采用0.18nm工艺库,根据原理图和与非门、反相器的构成调用元件,器件参数:
PMOS珊宽800nm,珊长:
180nm;NMOS珊宽:
400nm,珊长:
180nm。
最终由原理图调用元件,连线,就根据原理图来画出用MOS器件组成的JK触发器了。
绘制成功的JK触发器的原理图如图4所示:
图4绘制成功的JK触发器的原理图
图中输入端口由上至下依次为J、K、clk,输出端口为Q、Q-。
由八个与非门和一个反相器构成。
四、前仿真
1、功能仿真结果如图5:
图5JK触发器前仿真结果(七种组合)
由图可知:
以上仿真图中出现了七种组合情况,其仿真结果与JK触发器真值表功能完全一致,但缺少0000这一种情况,于是对J、K输入信号的脉冲周期进行重新设定,进行仿真,得到另一组仿真图,由图6可知,0000这一结果也得到验证。
附真值表
图6JK触发器前仿真结果(0000组合)
上图6为J、K、Q、Q*分别为0000这一状态的验证。
真值表出现的八种情况均已得到验证,其结果与其完全吻合,波形也非常漂亮。
2、最高工作频率
通过逐渐增高时钟和输入信号的频率,当其输出结果波形发生变形,与真值表不符时,就是失真频率,从而来验证电路能正常工作的最高频率。
我们首先设定脉冲周期为400ps,即工作频率f=2.5GHZ时,仿真截图7如下:
图7工作频率为2.5GHZ时的仿真波形
由图可知:
输出结果Q的矩形波虽然有些跳动,但还未失真。
继续增加频率,当脉冲周期为300Ps,即频率f=3.33GHZ时,仿真结果如图8所示:
图8工作频率为3.3GHZ时的仿真波形
由图看出:
输出信号Q已经发生轻微畸变,但其得到的功能与真值表相符,波形还未失真!
此时频率为3.3GHZ。
在继续将脉冲周期减到250Ps,即工作频率增加到4GHZ,仿真图如图9所示:
图9工作频率为4GHZ时的仿真波形
由图看出:
输出Q的波形已经不是矩形,而是变成了顶峰尖锐的三角波形状,输出波形严重变形,输出信号已发生失真!
结论:
此次设计的JK触发器最高工作频率约为3.3GHZ。
3、功耗仿真
本实验采用添加激励,并对激励进行电流仿真,再对电流值求绝对值,再求平均值,得到的电流值乘以电源电压1.8V,就得到了JK触发器的功耗。
首先对电流仿真,得到如图10所示的电流波形:
图10电源电流的仿真波形
在计算器中点击abs选项,即求电流的绝对值,再点击波形按钮,即得到电流的绝对值,如下图11所示:
图11电源电流求绝对值后的波形
再点击Average,得到了电流的平均值,如图12所示:
图12电源电流的平均值计算结果
右上图可知,电流平均值为0.269mA,由公式P=U×I,即
P=0.269(mA)×1.8(v)=0.47mw。
分析结果后发现整个电路的功耗偏大,经过对参数多次修改,得到的结果均在这一结果左右波动,可知其基本接近真实数值。
功耗偏大的原因可能与设计的JK触发器所使用的MOS管数目较多有关,电路中共受用了PMOS和NMOS管各19个,共38个。
五、实验心得:
1、通过本次实验,Cadence的软件的操作已基本熟悉,但由于设置过程的目录菜单全部为英文,因此还有部分操作功能不太会使用;
2、原理图完成后第一次检查时发现有一些PMOS和NMOS管的参数在添加时没有进行参数设置,导致仿真时有警告提示,导致后来仿真时不能出结果。
在以后的实验中一定要尽量避免这种低级错误。
3、连线过程中由于对规则不熟悉,有三处连线采用十字交叉连线,导致检查时有错误提示;首次检查时还发现由于疏忽有线没有连上;在以后的画图过程中一定会更加认真细致。
4、仿真过程中开始时由于电路连接有问题,检查出措,但不能出仿真结果,后回到原理图进行修改,对部分管子参数进行正确修改,最终仿真成功;
5、第一次仿真由于J、K和CLK的周期设置不当,导致结果很难验证。
解决方法:
对clk、J、K的周期进行合理设定,使CLK的下降沿到来时刚好位于J、K脉冲信号的稳定部分,这样结果就很好与JK触发器的真值表进行对比验证。
最终得到的仿真波形与真值表吻合很好,波形也非常漂亮。
第一个仿真图对JK触发器的真值表中的七种情况得到验证,结果均正确,但未出现0000这一情况,因此又重新设定信号,对0000这一情况进行了验证,其结果与真值表相符。
6、最高工作频率验证过程中,通过逐渐增大工作频率来寻找最高的失真频率,这需要很大的耐心和细心,但也从中收获了很多,对软件操作更加娴熟,对各种参数的设置更加熟练。
最终得到本次设计的JK触发器最高工作频率约为3.3GHZ。
7、功耗仿真:
按照实验的步骤将增加对电源电流的仿真,开始时由于方法不当,进行多次尝试都无法在仿真波形中输出显示,这个问题一直没有得到解决。
后经过老师的讲解,电路的功耗仿真最终成功,但由于电路所用MOS管数量比较多,因此功耗还是偏大。
总的来说,通过本次课程设计,使我增加了对与集成电路设计的兴趣,提高了学习热情,进一步熟悉了Cadence软件的操作,对原理图设计、前仿、版图、后仿整个流程的有了更深刻的整体把握,增强了软件使用过程中分析问题解决问题的能力,收获很多。
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- 关 键 词:
- 触发器 集成电路设计 Cadence 软件 模拟 仿真