EDA复习题终2精编版.docx
- 文档编号:26851532
- 上传时间:2023-06-23
- 格式:DOCX
- 页数:28
- 大小:151.27KB
EDA复习题终2精编版.docx
《EDA复习题终2精编版.docx》由会员分享,可在线阅读,更多相关《EDA复习题终2精编版.docx(28页珍藏版)》请在冰豆网上搜索。
EDA复习题终2精编版
《电子设计自动化》复习题
一.选择题
1.大规模可编程器件主要有FPGA、CPLD两类,下列对CPLD结构与工作原理的描述中,正确的是_____C__。
A.CPLD即是现场可编程逻辑器件的英文简称;
B.CPLD是基于查找表结构的可编程逻辑器件;
C.早期的CPLD是从GAL的结构扩展而来;
D.在Altera公司生产的器件中,FLEX10K系列属CPLD结构;
2.综合是EDA设计流程的关键步骤,综合就是把抽象设计层次中的一种表示转化成另一种表示的过程;在下面对综合的描述中,___C______是错误的。
A.综合就是将电路的高级语言转化成低级的,可与FPGA/CPLD的基本结构相映射的网表文件;
B.综合可理解为,将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射关系不是唯一的;
C.综合是纯软件的转换过程,与器件硬件结构无关;
D.为实现系统的速度、面积、性能的要求,需要对综合加以约束,称为综合约束。
3.IP核在EDA技术和开发中具有十分重要的地位,IP分软IP、固IP、硬IP;下列所描述的IP核中,对于硬IP的正确描述为_____B_____。
A.提供用VHDL等硬件描述语言描述的功能块,但不涉及实现该功能块的具体电路;
B.提供设计的最总产品----掩膜;
C.以网表文件的形式提交用户,完成了综合的功能块;
D.都不是。
4.下面对利用原理图输入设计方法进行数字电路系统设计,那一种说法是不正确的___B___。
A.原理图输入设计方法直观便捷,但不适合完成较大规模的电路系统设计;
B.原理图输入设计方法无法对电路进行功能描述;
C.原理图输入设计方法一般是一种自底向上的设计方法;
D.原理图输入设计方法也可进行层次化设计。
5.嵌套使用IF语句,其综合结果可实现_____A___。
A.带优先级且条件相与的逻辑电路;
B.条件相或的逻辑电路;
C.三态控制电路;
D.双向控制电路。
6.电子系统设计优化,主要考虑提高资源利用率减少功耗----即面积优化,以及提高运行速度----即速度优化;指出下列那种方法不属于速度优化:
___A________。
A.资源共享B.流水线设计
C.寄存器配平D.关键路径法
7.大规模可编程器件主要有FPGA、CPLD两类,下列对FPGA结构与工作原理的描述中,正确的是__C__。
A.FPGA是基于乘积项结构的可编程逻辑器件;
B.FPGA是全称为复杂可编程逻辑器件;
C.基于SRAM的FPGA器件,在每次上电后必须进行一次配置;
D.在Altera公司生产的器件中,MAX7000系列属FPGA结构。
8.VHDL语言是一种结构化设计语言;一个设计实体(电路模块)包括实体与结构体两部分,结构体描述_____D______。
A.器件外部特性;
B.器件的综合约束;
C.器件外部特性与内部功能;
D.器件的内部功能。
9.不完整的IF语句,其综合结果可实现___A_____。
A.时序逻辑电路B.组合逻辑电路
C.双向电路D.三态控制电路
10.子系统设计优化,主要考虑提高资源利用率减少功耗(即面积优化),以及提高运行速度(即速度优化);指出下列哪些方法是面积优化___B______。
①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法
A.①③⑤B.②③④
C.②⑤⑥D.①④⑥
11.下列标识符中,____B______是不合法的标识符。
A.State0B.9moonC.Not_Ack_0D.signall
12.关于VHDL中的数字,请找出以下数字中最大的一个:
____A______。
A.2#1111_1110#
B.8#276#
C.10#170#
D.16#E#E1
13.IP核在EDA技术和开发中具有十分重要的地位,IP分软IP、固IP、硬IP;下列所描述的IP核中,对于硬IP的正确描述为____D______。
A.提供用VHDL等硬件描述语言描述的功能块,但不涉及实现该功能块的具体电路;
B.提供设计的最总产品----模型库;
C.以网表文件的形式提交用户,完成了综合的功能块;
D.都不是。
14.在VHDL语言中,下列对进程(PROCESS)语句的语句结构及语法规则的描述中,不正确的是___C____。
A.PROCESS为一无限循环语句;敏感信号发生更新时启动进程,执行完成后,等待下一次进程启动。
B.敏感信号参数表中,不一定要列出进程中使用的所有输入信号;
C.进程由说明部分、结构体部分、和敏感信号三部分组成;
D.当前进程中声明的变量不可用于其他进程。
15.VHDL语言是一种结构化设计语言;一个设计实体(电路模块)包括实体与结构体两部分,结构体描述___B________。
A.器件外部特性;
B.器件的内部功能;
C.器件的综合约束;
D.器件外部特性与内部功能。
16.下列标识符中,____B______是不合法的标识符。
A.State0B.9moonC.Not_Ack_0D.signall
17.下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程:
B
A.原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试
B.原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试
C.原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试;
D.原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试
18.请指出AlteraCyclone系列中的EP1C6Q240C8这个器件是属于__A_____
A.FPGAB.CPLDC.CPUD.GAL
19.CPLD的可编程是主要基于什么结构:
。
D
A.查找表(LUT);
B.ROM可编程;
C.PAL可编程;
D.与或阵列可编程;
20.流水线设计是一种优化方式,下列哪一项对资源共享描述正确_C。
A.面积优化方法,不会有速度优化效果
B.速度优化方法,不会有面积优化效果
C.面积优化方法,可能会有速度优化效果
D.速度优化方法,可能会有面积优化效果
21.在VHDL语言中,下列对时钟边沿检测描述中,错误的是__D_____。
A.ifclk’eventandclk=‘1’then
B.iffalling_edge(clk)then
C.ifclk’eventandclk=‘0’then
D.ifclk’stableandnotclk=‘1’then
22.子系统设计优化,主要考虑提高资源利用率减少功耗(即面积优化),以及提高运行速
度(即速度优化);指出下列那种方法是速度优化____A_____。
A.流水线设计B.资源共享
C.逻辑优化D.串行化
23.PLD的可编程主要基于请指出下列两种可编程逻辑基于的可编程结构:
FPGA基于____A_______
CPLD基于_____B_______
A.LUT结构或者B.乘积项结构:
24.下列优化方法中那两种是速度优化方法:
____B__________、___D___
A.资源共享B.流水线C.串行化D.关键路径优化
25.FPGA的可编程是主要基于什么结构:
___A_______
A.查找表(LUT)B.ROM可编程
C.PAL可编程D.与或阵列可编程
26.串行化设计是一种优化方式,下列哪一项对串行化设计描述正确:
____C_____
A.面积优化方法,同时有速度优化效果
B.速度优化方法,不会有面积优化效果
C.面积优化方法,不会有速度优化效果
D.速度优化方法,可能会有面积优化效果
27.关于VHDL中的数字,请找出以下数字中数值最小的一个:
___C_______
A.2#1111_1110#B.8#276#
C.10#170#D.16#E#E1
28.大规模可编程器件主要有FPGA、CPLD两类,下列对CPLD结构与工作原理的描述中,正确的是:
____D___
A.CPLD是基于查找表结构的可编程逻辑器件
B.CPLD即是现场可编程逻辑器件的英文简称
C.早期的CPLD是从FPGA的结构扩展而来
D.在Xilinx公司生产的器件中,XC9500系列属CPLD结构
29.基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种,按照自顶向下的设计流程,其先后顺序应该是:
____D_____
A.①②③④B.②①④③C.④③②①D.②④③①
30.IP核在EDA技术和开发中具有十分重要的地位,IP分软IP、固IP、硬IP;下列所描述的IP核中,对于固IP的正确描述为:
____D______
A.提供用VHDL等硬件描述语言描述的功能块,但不涉及实现该功能块的具体电路
B.提供设计的最总产品——模型库
C.以可执行文件的形式提交用户,完成了综合的功能块
D.都不是
31.在VHDL语言中,下列对进程(PROCESS)语句的语句结构及语法规则的描述中,不正确的是:
___D____
A.PROCESS为一无限循环语句
B.敏感信号发生更新时启动进程,执行完成后,等待下一次进程启动
C.当前进程中声明的变量不可用于其他进程
32.进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成,对于信号和变量的说法,哪一个是不正确的:
___A______
A.信号用于作为进程中局部数据存储单元
B.变量的赋值是立即完成的
C.信号在整个结构体内的任何地方都能适用
D.变量和信号的赋值符号不一样
33.VHDL语言共支持四种常用库,其中哪种库是用户的VHDL设计现行工作库:
___D____
A.IEEE库
B.VITAL库
C.STD库
D.WORK工作库
34.下列4个VHDL标识符中正确的是:
__D_____
A.10#128#
B.16#E#E1
C.74HC124
D.X_16
二、EDA名词解释,写出下列缩写的中文(或者英文)含义:
1.HDL硬件描述语言
2.CPLD复杂可编程逻辑器件
3.LUT显示查找表
4.ASIC专用集成电路
5.SOC单芯片系统
6.VHDL超高速集成电路硬件描述语言
7.FPGA现场可编程门阵列
8.RTL寄存器传输级
9.SOPC单芯片可编程系统
10.EAB嵌入式阵列块
11.JTAG联合测试工作组
12.GAL通用阵列逻辑
13.IP知识产权核或知识产权模块
14.LPM参数化模块库
15.UART通用异步守法传输器
16.ISP互联网提供商
17.IEEE电气和电子工程师协会
18.LABlibrary库
19.EDA电子设计自动化技术
20.Synthesis分析与综合
三.VHDL程序填空:
1.下面程序是带异步复位、同步置数和移位使能的8位右移移位寄存器的VHDL描述,试补充完整。
libraryieee;
use.ieee.std_logic_1164.all;
entitysreg8bis
port(clk,rst:
instd_logic;
load,en:
instd_logic;
din:
in_std-logic-vector__(7downto0);
qb:
outstd_logic);
endsreg8b;
architecturebehavofsreg8bis
signalreg8:
std_logic_vector(7downto0);
begin
process(clk,rst,load,en)
begin
ifrst='1'then――异步清零
reg8<=other=>’0’;
elsifclkeventandlk=’1’then――边沿检测
ifload='1'then――同步置数
reg8<=din;
elsifen='1'then――移位使能
reg8(6downto0)<=reg(7downto1);
endif;
__endif____;
endprocess;
qb<=__reg8_____;――输出最低位
endbehav;
2.下面程序是n输入与门的VHDL描述,试补充完整。
__library___ieee;
use___ieee.std-logic-ll64__.all;
entityandnis
_generic__(n:
integer);--类属参数声明
port(a:
instd_logic_vector(_n-1_downto0);
c:
outstd_logic);
end;
___architecture____behavof_anda____is--结构体声明
begin
process(__a__)
_varible_int:
std_logic;--变量声明
begin
int:
=__’1’___;--变量赋初值
forIina'length–1downto0loop--循环判断
ifa(i)='0'then
int:
='0';
endif;
endloop;
c<=_int____;--输出判断结果
endprocess;
endbehav;
3.下面程序是8位分频器程序设计的VHDL描述,试补充完整。
LIBRARYIEEE;--8位分频器程序设计
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.std-logic-_unsigned__.ALL;
ENTITYPULSEIS
PORT(CLK:
INSTD_LOGIC;
D:
INstd-logic=vector(7DOWNTO0);
FOUT:
OUTSTD_LOGIC);
END;
ARCHITECTUREoneOF___pulse______IS
SIGNALFULL:
STD_LOGIC;
BEGIN
P_REG:
PROCESS(CLK)
___variable_____________CNT8:
STD_LOGIC_VECTOR(___7___DOWNTO0);
BEGIN
IF__clk’eventandclk=’1’_THEN
IFCNT8="11111111"THEN
CNT8_:
=d_______;--当CNT8计数计满时,输入数据D被同步预置给计数器CNT8
FULL<='1';--同时使溢出标志信号FULL输出为高电平
ELSECNT8___:
=cnt8+1__________;--否则继续作加1计数
FULL<='0';--且输出溢出标志信号FULL为低电平
ENDIF;
ENDIF;
ENDPROCESSP_REG;
P_DIV:
PROCESS(___full_________)
VARIABLECNT2:
STD_LOGIC;
BEGIN
IFFULL'EVENTANDFULL='1'THEN
CNT2__<=notcnt2_;--如果溢出标志信号FULL为高电平,D触发器输出取反
IFCNT2='1'THENFOUT<='1';
ELSEFOUT<='0';
ENDIF;
ENDIF;
ENDPROCESSP_DIV;
END;
4.下面程序是8位通用寄存器的VHDL描述,试补充完整。
LIBRARYieee;
USEieee.std_logic_1164.ALL;
USEieee.std-logic-unsigned.ALL;
ENTITYunicntrIS
PORT(clock,serinl,serinr:
INStd_logic;--serialinputs
mode:
INStd_logic_vector(2DOWNTO0);--modecontrol
datain:
IN;std-logic-vector(7downto2)--parallelinputs
dataout:
out:
Std_logic_vector(7DOWNTO0));--paralleloutputs
ENDunicntr;
ARCHITECTUREbhvOFunicntrIS
SIGNALint_reg:
Std_logic_vector(7DOWNTO0);
BEGIN
PROCESS(___clk_______,datain,serinl,serinr)
BEGIN
IFrising_edge(clock)THEN
CASEmodeIS
WHEN"000"=>int_reg<=_____other=>’0’________;--reset
WHEN"001"=>int_reg<=datain;--parallelload
WHEN"010"=>int_reg<=int_reg+1;--countup
WHEN"011"=>int_reg<=int_reg-1;--countdown
WHEN"100"=>int_reg<=_int-reg(6downto0_)&serinl_____;--shiftleft
WHEN"101"=>int_reg<=serinr&int_reg(7DOWNTO1);--shiftright
WHENothers=>NULL;
ENDCASE;
______endif_______________;
ENDPROCESS;
___dataout<=int-reg_______;--connectinternalregistertodataoutport
ENDbhv;
5.下面程序是一个16位数控分频器的VHDL描述,试补充完整。
___LIBRARY_______IEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USE_IEEE。
STD_LOGIC_UNSIGNED.ALL_____;
ENTITYPULSE16IS
PORT(CLK:
INSTD_LOGIC;
LOAD:
INSTD_LOGIC;
D:
IN_STD_LOGIC____;
FOUT:
OUTSTD_LOGIC);
END;
___ARCHITECTURE_____oneOFPULSE16IS
SIGNALFULL:
STD_LOGIC;
BEGIN
P_REG:
PROCESS(CLK)
__VARIABLE____CNT16:
STD_LOGIC_VECTOR(15DOWNTO0);
BEGIN
IFCLK'EVENTANDCLK='1'THEN
IF__LOAD_=’1’_____THEN--LOAD高电平置数
CNT16:
=D;FULL<='0';
ELSE
IFCNT16="1111111111111111"THEN
CNT16:
=D;
FULL<='1';
ELSE
CNT16:
=_CNT16+1__________;--计数加1
FULL<='0';
ENDIF;
ENDIF;
__________________;
ENDPROCESSP_REG;
P_DIV:
PROCESS(________)--溢出信号为敏感信号
VARIABLECNT2:
STD_LOGIC;
BEGIN
IF____________________________________THEN--FULL上升沿判断
CNT2:
=NOTCNT2;
FOUT<=CNT2;
ENDIF;
ENDPROCESSP_DIV;
END;
6.以下程序是一个BCD码表示0~99计数器的VHDL描述,试补充完整。
libraryieee;
useieee.std_logic_1164.all;
use_ieee.std_logic_-unsigned.all__________;
entitycnt100bis
port(clk,rst,en:
instd_logic;
cq:
outstd_logic_vector(7downto0);--计数输出
cout:
outstd_logic);--进位输出
endentitycnt100b;
_architecture_bhvofcnt100bis
begin
process(clk,rst,en)
__variable_______cqi:
std_logic_vector(7downto0);
begin
ifrst='1'then
cqi:
=_(others=>’0’)________;--计数器清零复位
else
if_clk’eventandclk=’1’_____________then--上升沿判断
ifen='1'then
ifcqi(3downto0)<"1001"then--比较低4位
_cqi:
=cqi+1___________;--计数加1
else
ifcqi(7downto4)<"1001"then--比较高4位
cqi:
=cqi+16;
else
cqi:
=(others=>'0');
endif;
__cqi(3downto0)_:
=”0000”_____________;
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- EDA 复习题 精编
![提示](https://static.bdocx.com/images/bang_tan.gif)