T33 SerDes信号仿真测试对比探讨.docx
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T33SerDes信号仿真测试对比探讨
T33SerDes信号仿真测试对比探讨
摘要
随着PCB信号传输速率提升,SI(SignalIntegrity,简称信号完整性)问题也越发突出,SI仿真在产品的研发闭环流程中的重要性也日益显著。
SI仿真的价值是以基本准确仿真结论为前提的,如果仿真结论严重偏离真实情况,那么SI仿真给出的指导意义将毫无价值。
因此SISimulationCo-relation(仿真测试对比)的重要性就不言而喻了。
1引言
对于仿真的看法人们普遍的有2种观点,第一种观点认为仿真不能考虑所有的实际因素,仿真的结果不可能准确,因此仿真没有太多的实际意义;第二种观点认为仿真结果就是真实情况,过度的依赖仿真结果。
比如有些产品出问题了,跑下仿真看下信号质量没有问题,那么产品的问题就不是PCB互联的问题了。
笔者认为以上两种观点都太过偏激,都不可取。
还是引用一句经典的话来表达笔者对SI仿真的看法:
“Allsimulationsarewrong,butsomesimulationsarevaluable”。
怎么才能使得我们的仿真结果是有价值的,这就需要SI工程师清楚知道仿真模型精度是否足够高,仿真软件选择是否合适以及仿真的方法是否正确。
以serdes(串行)信号的仿真为例,芯片的模型最好使用Hspice模型,Hspice模型包含芯片封装信息,而且使用者很方便的去设置仿真环境温度,信号速率,信号slewrate;VOD设置,输出阻抗以及预加重和均衡的tab值等信息;PCB走线采用传统RLGCW-element模型已不在合适,必须采用频域的S参数模型或者tablemodel的W-element模型。
其中芯片的模型以及连接器等一般为厂商提供,PCB板级的模型则由仿真工程师通过对应的软件仿真建模完成。
2频域S参数仿真测试对比
对于serdes信号,通道过大的损耗会带来接收端眼图幅值的衰减和Jitter(抖动)的增加,从而导致接收端眼图急剧恶化。
因此损耗是评估serdes互联通道好坏的一个非常关键因素,目前很多高速serdes信号对互联的损耗给出明确的要求。
如下图2.1所示的为10GBASE-KR的背板插损规范。
图2.110GBASE-KR插损规范
下图为PCB走线的S参数仿真实测对比案例,此测试版主要评估高速差分走线的10度角走线,蛇形绕弦,夸分割以及平行板边走线。
测试设备为是德科技的E5071C网络分析仪。
图2.2仿真测试对比板
实际测试时候需要考虑去除VNA测试线缆以及SMA头的影响,通过设计TRL去嵌的测试夹具,配合E5071C的TRL测试套件,实际测试时候将测试参考点校准到差分线上,从而去除测试线缆及SMA头带来的影响。
TRL测试夹具如下图2.3所示,TRL去嵌效果如下图2.4所示
图2.3TRL去嵌测试夹具
图2.4TRL去嵌结果
从图2.4可以看出此TRL去嵌结果非常好,去嵌后实测PCB走线的结果在18Ghz内会非常接近实际情况。
下面将分别展示PCB走线的S参数仿真实测对比图:
图2.5PCB走线以及PCB建模
图2.6插损SDD21仿真实测对比
在上图2.6中,红色曲线为去嵌后实测SDD21曲线,绿色的为2.5D仿真软件仿真SDD21曲线,蓝色为3D仿真软件仿真的SDD21曲线。
从去嵌后实测和仿真的结果对比看,在16GHz前仿真实测的结果都吻合的很好。
而且3D的仿真结果相对2.5D的仿真结果更接近实测情况。
图2.7回损SDD11仿真实测对比
在上图2.7中,红色曲线为去嵌后实测SDD11曲线,绿色的为2.5D仿真软件仿真SDD11曲线,蓝色为3D仿真软件仿真的SDD11曲线。
从去嵌后实测和仿真的结果对比看,SDD11仿真实测基本吻合。
图2.8相位的仿真实测对比
图2.8中,红色曲线为实测差分信号的相位曲线,蓝色为3D仿真的相位结果,从结果上看,仿真实测结果吻合较好。
从上面的仿真实测对比结果看,PCB走线无源参数提取在18Ghz内和实测吻合很好,无源S参数仿真用于目前常用的serdes信号需要考虑的频率范围是足够的,但前提是SI工程师必须要选对仿真软件和对仿真软件进行正确设置。
更高频率的无源S参数的仿真实测对比结果将在后续给出。
目前很多EDA仿真软件都支持S参数的提取,如何正确的选择仿真软件呢?
笔者认为:
在综合仿真时间和仿真精度折中考虑后,有完整参考面的走线可以采用2.5D仿真软件提取S参数,对于PCB走线过孔,高速连接器等复杂结构采用3D仿真软件提取S参数,对于线缆等较大的结构可采用准静态场的3D仿真工具提取S参数。
正确选择仿真软件将大大提升仿真效率和精度。
除仿真软件选择外,仿真软件设置也需要注意很多细节,比如正确的层叠信息设置,包括考虑PCB加工后实际层叠厚度,走线的蚀刻因子,PCB材料的频变特性,PCB铜箔的表面粗糙度,PP&CORE不同电气参数,mesh精度,仿真软件求解类型设置,仿真软件收敛的真伪性,边界条件设置以及端口的设置等等。
笔者就曾经有过因端口设置不合理导致仿真的结果偏严重偏离实际的经历,写到这里笔者引用一句关于SI仿真软件设置的经典通俗话语“Garbagein,Garbageout”。
3时域TDR&眼图仿真测试对比
阻抗一致性是高速serdes通道设计的最关键因素,如何做好通道各个细节点的阻抗一致性设计将是10Gbps以上信号速率serdes信号面临的一个重要挑战。
图3.1PCB过孔&仿真软件过孔建模
TDR测试设备为泰克DSA8300+80E04差分探头,测试结果如下图:
图3.2PCB板TDR实测曲线
图3.2中,第一个curse处对应的凹陷区域为差分过孔处的阻抗,最低点实测结果为77.7ohm。
图3.3过孔的TDR仿真曲线
从图3.3可以看出过孔的仿真TDR曲线最低点为76.3ohm,和上图3.2处curse1处的实测结果基本吻合
时域眼图是高速serdes信号质量好坏的一个很直观的判断标准,因此如果眼图仿真测试对比吻合的比较好,那么仿真将在PCB板材选择,高速连接器的选择,PCB走线长度以及芯片预加重和均衡设置等参数的评估上就非常有参考意义。
眼图测试仪器为泰克DSA71604C+P7516探头:
图3.5FPGA输出端仿真波形
图3.6实测FPGA端的输出波形
图3.7经过PCB走线后的仿真波形
图3.8经过PCB走线后实测波形
从图3.5到图3.8可以看出仿真和实测的眼图也是比较吻合的,特别从驱动端的仿真和测试的眼图轮廓非常相似,另外TX端眼图实测Dj为8.7ps,仿真眼图测量值的为6.3ps,通过仿真测试对比说明该芯片的时域模型还是非常精确的。
过孔的TDR仿真需要注意PCB板材的水平DK和垂直DK的细微差距,过孔实际的工艺加工因素的影响,以及阶跃信号上升沿的设置。
上升沿的快慢决定TDR对阻抗不连续的细节分辨率,但上升沿也不要设置太快,这样仿真结果不符合实际信号所感受到的真实阻抗;对于时域眼图的仿真需要读懂仿真模型,考虑仿真分析的步长和仿真时间,仿真软件的收敛性,仿真码元的长度和编码方式以及串扰等对眼图的影响。
4小结
文档从笔者所做过的案例向大家展示了serdes信号的仿真实测对比,除以上案例外笔者还做过PDN目标阻抗曲线仿真测试对比,redriver的输入输出端信号仿真测试对比,其仿真测试对比的结果都吻合的很好,笔者也坚信仿真在很大程度上还是具有参考价值的,但仿真也有很大的局限性和困难,仿真在很大的程度上受限于仿真模型,比如芯片的仿真模型,连接器及线缆的模型等;另外像更高速率信号PCB工艺加工等对SI影响,SSN的电流源模型等等,这些因素只能靠EDA仿真软件更高版本的软件和其它新的算法去完成。
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