DSP期末复习通信.docx
- 文档编号:26457158
- 上传时间:2023-06-19
- 格式:DOCX
- 页数:30
- 大小:2.86MB
DSP期末复习通信.docx
《DSP期末复习通信.docx》由会员分享,可在线阅读,更多相关《DSP期末复习通信.docx(30页珍藏版)》请在冰豆网上搜索。
DSP期末复习通信
期末复习
一、TMS320F2812概述
1、TI公司推出了三大平台,各平台有自己的特点和适合的应用领域。
✧最佳控制:
TMS320C2000DSP平台
✧最低功耗:
TMS320C5000DSP平台
✧最佳处理能力:
TMS320C6000DSP平台
2、了解DSP的发展
3、C2812内部结构图,P74,,图4.2
掌握TMS320F2812器件包含了哪些模块:
✧3个CPU-Timer
✧外部设备:
SCIA/SCIB、SPI、McBSP、eCAN、EVA/EVB
✧16通道的12BitADC
✧系统控制模块(晶振、锁相环、看门狗、低功耗模式等)
✧外部接口(XINTF)
✧存储单元:
SARAM、Flash、ROM、OTP、BootROM
4、了解存储单元的地址等
二、系统控制模块
P95图6.1右上角可知:
系统控制模块主要包含看门狗模块、PLL、OSC、电源控制
5、系统控制模块包含了OSC、PLL、看门狗、工作模式选择等,各部分的作用如下:
✧OSC、PLL:
为处理器CPU及相关外设提供可编程的时钟,每个外设的时钟都可以通过相应的寄存器进行编程设置;
✧看门狗:
可以监控程序的运行状态,提高系统的可靠性
6、时钟
✧SYSCLKOUT由OSC和PLL来决定(OSC晶振、PLLCR.DIV)
✧SYSCLKOUT经过低速预定标寄存器(Low-SpeedPrescaler)产生LSPCLK。
LSPCLK为低速外部设备(SCIA、SCIB、SPI、McBSP)提供基准时钟;
✧SYSCLKOUT经过高速预定标寄存器(High-SpeedPrescaler)产生HSPCLK。
HSPCLK为高速外部设备(EVA、EVB、12bitADC)提供基准时钟;
7、OSC和PLL的模块框图及其PLL配置模式
✧片上晶振模块允许使用2种方式为器件提供时钟,即采用内部振荡器或外部时钟源。
如果使用内部振荡器,必须在X1/XCLKIN和X2这两个引脚之间连接一个石英晶体,一般选用30MHz。
如果采用外部时钟,可以将输入的时钟信号直接接到X1/XCLKIN引脚上,而X2悬空,不使用内部振荡器;
✧外部XPLLDIS’引脚可以选择系统的时钟源。
当其为低电平,系统直接采用OSCCLK作为系统时钟;当其为高,外部时钟经PLL倍频后为系统提供时钟。
具体的配置见下图。
锁相环(PLL)的配置模式有以下几种:
PLL被禁止、PLL旁路、PLL使能
需注意:
在通过软件改变系统的工作频率时,必须等待系统时钟稳定后才可以继续完成其他操作。
所以在程序中,配置完PLLCR中的倍频系数后,都需要一个延时程序。
7、通过软件周期地向看门狗复位控制寄存器写0x55+0xAA,使看门狗计数器清零。
9、系统控制模块主要涉及的寄存器
✧外设时钟控制寄存器(PCLKCR)
PCLKCR控制片上各种时钟的工作状态,使能或禁止相关外设的时钟
✧高/低速外设时钟寄存器
HISPCP和LOSPCP控制寄存器分别控制高/低速的外设时钟
✧锁相环控制寄存器(PLLCR)
✧
10、看门狗控制寄存器(WDCR)
11、认真阅读P106、P107程序
12、TMS320F2812DSP有多达56个通用数字量输入输出端口(GPIO)。
其中绝大部分是通用I/O和专用功能复用引脚。
对所有数字量I/O进行分组,分别为GPIOA、GPIOB、GPIOD、GPIOE、GPIOF、GPIOG.
13、描述复用功能引脚结构图
14、GPIO中主要涉及的寄存器
✧GPIOMuxRegisters(GPxMUX、GPxDIR、GPxQUAL)
✧GPIODataRegisters(GPxDAT、GPxSET、GPxCLEAR、GPxTOGGLE)
……….
✧GPIO端口由各自的GPxMUX复用寄存器控制:
0:
通用数字量I/O
1:
专用引脚
✧当设置为数字量I/O,寄存器GPxDIR确定I/O口方向:
0:
数字量输入
1:
数字量输出
✧当配置为数字I/O的输出模式时,通过以下寄存器设置具体值:
GPxDAT寄存器(反映端口在量化后的状态)
GPxDAT.bit=0,输出端口、管脚设置为低电平
GPxDAT.bit=1,输出端口、管脚设置为高电平
GPxSET寄存器
GPxSET.bit=0,忽略
GPxSET.bit=1,输出端口、管脚设置为高电平
GPxCLEAR寄存器
GPxCLEAR.bit=0,忽略
GPxCLEAR.bit=1,输出端口、管脚设置为低电平
GPxTOGGLE寄存器
GPxTOGGLE.bit=0,忽略
GPxTOGGLE.bit=1,输出管脚、管脚输出取反
15、认真阅读P120、P121程序
16、由图可知:
✧内部中断源:
TINT2、TINT1、TINT0、EV和Non-EV外设产生的中断
✧外部中断源:
XINT1、XINT2、PDPINTx、RS、XNMI_XINT13
✧CPU一共支持16个中断(RESET、NMI、INT1~INT14);其中RESET、NMI是不可屏蔽中断;INT1~INT14是可屏蔽中断(INT13、INT14留给实时操作系统);
✧两个不可屏蔽中断RESET和NMI各自占用独立的专用中断,同时NMI中断也可以选择同定时器1复用INT13;
17、PIE中断分组情况
18、中断操作流程
✧由图可知:
包含三部分中断(外设级、PIE级、CPU级)
✧写程序时,需要设置的是:
⏹PIE级:
PIEIFR、PIEIER、PIEACKx
⏹CPU级:
IFR、IER、INTM
19、中断向量的分配
✧复用中断模式在使用中断过程中多个中断源共用一条中断线,每条中断线连接地中断向量都在中断向量表中占32位地址空间,用来存放中断服务程序的入口地址;
✧中断复用程序必须处理所有输入的中断请求,这就要求编程人员在服务程序的入口处采用软件方法将这些中断分离开,以便能够正确地处理;
20、涉及的寄存器
PIECTRL、PIEIFR、PIEIER、PIEACK(具体描述见课件)
IFR、IER、INTM
21、F2812有三个32位CPU定时器(TIMER0/1/2),TIMER1/2预留给实时操作系统使用,TIMER0可以供给用户使用
22、定时器框图如下,描述其工作原理
v工作时钟
若处理器采用30MHz的外部时钟,经过锁相环10/2倍频后,系统的时钟工作在150MHz;
定时器选择SYSCLKOUT作为定时器时钟,所以工作频率也是150MHz;
v计数原理
当定时器被使能(TCR.Bit4=0),定时器时钟经过预定标计数器(PSCH:
PSC)递减计数,预定标计数器产生下溢后向定时器的32位计数器(TIMH:
TIM)借位;
定时器计数器(TIMH:
TIM)递减计数,当产生溢出后,会向CPU发送中断;
v装载值
预定标计数器(PSCH:
PSC)产生溢出后,使用分频寄存器(TDDRH:
TDDR)中的值重新装载;
定时器计数器(TIMH:
TIM)产生溢出后,使用32位周期寄存器(PRDH_PRD)中的值重新装载;
23、定时器涉及的几个寄存器
✧定时器控制寄存器(TCR)
✧定时器预定标寄存器(TPR)
✧定时器计数器(TIM)
✧定时器周期寄存器(PRD)
24、认真阅读P140~142程序
25、F2812处理器包含了EVA和EVB2个时间管理器
每个EV包含了2个通用定时器(general-purpose:
GP),3个比较单元,3个捕获单元,3个PWM电路,1个正交编码脉冲电路(quadrature-encoderpulse:
QEP),以及对应的各控制寄存器;
控制逻辑模块,它能响应来自C28x的外设中断扩展单元的中断请求,从而实现EV的各种操作模式。
在特定模式下,EV还可以利用2个外部信号(TCLKINA和TDIRA)进行控制;
EV可以根据内部事件自动地启动A/D转换,而不需要专门的中断服务程序;
✧输出信号:
⏹EV中的两个通用定时器1和2是两个带有可配置输出信号(T1PWM/T1CMP和T2PWM/T2CMP)的16位定时器
⏹比较单元1~3以通用定时器1作为时钟基准,产生6路PWM输出控制信号;
26、通用定时器(GP)
1)时钟
✧定时器的时钟源有三种方式:
取自外部输入信号(TCLKIN)、QEP单元或者内部时钟;定时器控制寄存器的4、5位(TxCON)选择定时器时钟信号来源;
✧选择内部时钟时,定时器采用高速外设时钟预定标(HSPCLK)作为输入;
2)16位通用定时器的计数模式
GP计数模式有4种:
停止/保持、连续递增计数、定向递增/递减计数、连续增/减计数;定时器控制寄存器TxCON中的TMODE1~TMODE0进行设置;
✧停止/保持模式
停止计数并保持当前状态,定时器的计数器、比较输出和预定标计数器都保持不变。
✧连续递增计数模式
GP按照预定标的输入时钟计数,在定时器的计数器值和周期寄存器值匹配后的下一个输入时钟的上升沿复位为0,并启动下一个计数周期;
计数原理图见P146图9.3;其递增计数周期为TxPR+1
✧定向递增/递减计数
定时器根据定标后的时钟或计数方向(TDIRA/B)引脚的输入进行递增或递减操作;
✧连续增/减计数模式
当计数器的值达到周期寄存器的值(或FFFFH),定时器的计数方向从递增变为递减;当定时器清零时,定时器的方向从递减变为递增;
计数原理图见P147图9.5;其递增/递减计数周期为2TxPR
3)比较逻辑
比较逻辑单元能产生对称和非对称波形
✧计数方式为连续递增模式,产生非对称波形,具体如下
有效相位长度=TxPR-TxCMPR+1
递增计数周期为TxPR+1(所以可以计算出其占空比)
✧计数方式为连续增/减模式,产生对称波形,具体如下
有效相位长度=TxPR-(TxCMPR)up+TxPR-(TxCMPR)dn
递增/递减计数周期为2TxPR(所以可以计算出其占空比)
4)通用定时器(GPT)涉及的寄存器
✧GP全局控制寄存器—GPTCONA/B
确定GP定时器实现具体的定时器任务需要采取的操作方式,并指明定时器的计数方向;
✧GP计数寄存器(TxCNT)
存放当前计数值
✧GP比较寄存器(TxCMPR)
存放计数的比较值
✧GP周期寄存器(TxPR)
存放计数的周期值
✧GP控制寄存器(TxCON)
27、比较单元
通用定时器1为比较单元提供时钟基准
GP定时器的比较寄存器作比较功能时可产生PWM;3个比较单元有6个PWM输出;
1)非对称波形的产生
连续递增计数模式
输出的PWM波形:
在一个周期内,比较匹配时,第一次跳变;周期匹配时,第二次跳变
有效相位长度=TxPR-TxCMPR+1
递增计数周期为TxPR+1(所以可以计算出其占空比)
2)对称波形的产生
连续递增/递减计数模式
输出的PWM波形:
在一个周期内,两次比较匹配,两次跳变
有效相位长度=TxPR-(TxCMPR)up+TxPR-(TxCMPR)dn
递增/递减计数周期为2TxPR(所以可以计算出其占空比)
3)比较单元涉及的寄存器
✧比较控制寄存器(COMCONA/B)
✧比较操作寄存器(ACTRA/B)
✧比较寄存器(CMPRx)
28、EV中断
EV中断的产生
29、认真阅读P166~169程序
30、ADC
1)ADC模块功能框图
☐16个模拟输入通道(ADCINA0~ADCINA7;ADCINB0~ADCINB7)
☐输入引脚的电压范围:
0~3V
☐可配置为2个独立的8通道模块(分别服务于EVA和EVB)
☐2个独立的8通道模块也可级联成1个16通道模块;
☐2个采样和保持器(S/H)
☐12位模/数转换模块ADC
☐对于每一个通道,一旦ADC完成,将转换结果存储到对应的结果寄存器(ResultRegisters)
☐多个触发源启动ADC转换
S/W-软件立即启动
S/W
EVB
外部引脚
2)ADC采样技术
☐顺序采样模式
ADC模块每次只对一个通道进行采样;
顺序采样:
CONVxx的4位值确定输入引脚,其中最高位确定采用哪个采样和保持缓冲器,其他3位定义偏移量;
例如:
如果CONVxx=0101b,那么ADCINA5将作为输入端;
如果CONVxx=1011b,那么ADCINB3将作为输入端;
☐同步采样模式
ADC通道可以一次转换一对输入通道(A0/B0~A7/B7),两个通道基本上是同时进行转换的。
CONVxx高位忽略,每个采样保持器都是通过偏移量来与信号连接;
例如:
如果CONVxx=0110b,则采样保持器A将对ADCINA6进行采样;S/H-B将对ADCINB6进行采样;
同理:
CONVxx=1001b,则S/H-A对ADCINA1进行采样;S/H-B将对ADCINB1进行采样;
3)ADC的时钟控制
☐外设时钟HSPCLK通过ADCTRL3寄存器的ADCCLKPS[3~0]位来分频的,然后再通过寄存器ADCTRL1中的CPS位进行2分频。
☐此外,ADC模块还通过扩展采样获取周期调整信号源阻抗(ADCTRL1寄存器中的ACQ_PS3~0控制)
掌握ADCCLK时钟的计算
4)ADC涉及的寄存器
✧ADC控制寄存器1(ADCTRL1)
✧ADC控制模块寄存器2(ADCTRL2)
✧ADC控制模块寄存器3(ADCTRL3)
✧
✧最大转换通道寄存器
✧ADC输入通道选择排序器控制寄存器
✧ADC转换结果缓冲寄存器
☐12位转换,但缓冲器是16位,存储数据时左对齐;所以读取数据时,需先将读到的数据右移4位;
5)认真阅读程序P362~365
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- DSP 期末 复习 通信