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第章习题解答
第2章组合逻辑电路分析与设计
2-1图2-5是两个CMOS逻辑门的内部结构图,试说出逻辑门的名称,并写出输出函数表达式,画出其逻辑符号。
(a)(b)
图2-5CMOS逻辑门内部结构图
解图2-5(a)电路实现与门功能,输出函数表达式为F=AB,其逻辑符号如图2-1(a)所示。
图2-5(b)电路实现A和
的或非运算,输出函数表达式为
,逻辑符号如图2-1(b)所示,其中,输入信号B所接输入端的小圆圈表示取非操作。
(a)(b)
图2-1
2-2已知74S00是2输入四与非门,IOL=20mA,IOH=1mA,IIL=2mA,IIH=50μA;7410是3输入三与非门,IOL=16mA,IOH=0.4mA,IIL=1.6mA,IIH=40μA。
试分别计算74S00和7410的扇出系数。
理论上,一个74S00逻辑门的输出端最多可以驱动几个7410逻辑门,一个7410逻辑门的输出端最多可以驱动几个74S00逻辑门?
解
74S00驱动74S00:
,
。
所以,74S00的扇出系数NO=10。
7410驱动7410:
,
。
所以,7410的扇出系数NO=10。
74S00驱动7410:
,
。
所以,74S00可以驱动12个7410的输入端。
7410驱动74S00:
,
,所以,7410可以驱动8个74S00的输入端。
(a)(b)(c)
图2-7
2-3图2-7中的逻辑门均为TTL门。
试问图中电路能否实现
,
,
的功能?
要求说明理由。
解图2-7(a)需要确定在与非门输出信号驱动下,三极管能否实现非门功能。
当与非门输出低电平(约0.3V)时,由于三极管的
(三极管的导通电压),所以三极管截止,集电极电阻(
)上的压降为0,F1输出高电平(+5V)。
当与非门输出高电平(约3.6V)时,三极管导通,VBE=0.7V,基极电流为
三极管的基极饱和电流为(设三极管饱和输出电压VCES=0.2V)
由于IB>IBS,三极管饱和,F1输出低电平(0.2V)。
综上所述,三极管实现非门功能。
整个电路是一个与非-非结构,实现与运算
。
图2-7(b)所示电路中,当与非门输出高电平(3.6V)时,三极管导通,导通后的三极管的VBE基本上被钳制在0.7V,把与非门输出电平也下拉到0.7V,多余的高电平由逻辑门内部的输出电路负担,逻辑门输出电流过大。
不仅造成逻辑门输出电平错误,而且容易损坏器件。
所以,该电路结构是不正确的。
图2-7(c)所示电路是两个集电极开路与非门的输出信号采用“线与”连接的结构。
该电路存在的问题是,缺少集电极开路门输出端必须的上拉电阻和上拉电源。
所以,该电路不能实现
。
2-4试用OC与非门实现逻辑函数
,假定不允许反变量输入。
图2-8
解用OC与非门及其线与功能实现的逻辑函数形式为“与非-与”。
通过卡诺图化简求取最简“与非-与”表达式时,应该圈0,先写出最简或与式,然后变换成“与非-与”形式。
电路如图2-8所示。
2-5某组合逻辑电路如图2-9(a)所示
(1)写出输出函数F的表达式;
(2)列出真值表;
(3)对应图2-9(b)所示输入波形,画出输出信号F的波形;
(4)用图2-9(c)所示与或非门实现函数F(允许反变量输入)。
(a)(b)(c)
图2-9
解
(1)图2-9(a)中的两个三态门分时操作,当控制输入变量E=0时,三态与门工作,输出信号
;当E=1时,三态非门工作,输出
。
综合上述情况,输出函数为
。
(2)输出函数F的真值表如表2-4所示。
(3)输出信号的波形如图2-10(a)所示。
(a)(b)
图2-10
表2-4真值表
EAB
F
000
0
001
1
010
0
011
0
100
1
101
0
110
0
111
0
(4)用与或非门实现逻辑函数时,需要先将函数化简为最简与或非式,采用卡诺图圈0化简(a)中求得的函数F,得到最简或与式为
,经变换后得到最简与或非式为
,用图2-9(c)所示与或非门实现该表达式时,应正确处理多余的逻辑门和多余的输入端,实现函数F的电路如图2-10(b)所示。
2-6写出图2-11所示电路的输出函数表达式,说明该电路的逻辑功能和每个输入变量和输出变量的含义。
解由逻辑门构成的组合逻辑电路的输出函数表达式容易求得,只要按照信号传输路径,从输入端写到输出端即可。
图2-11
图2-12
该电路是一个带使能端的四选一数据选择器(MUX),使能端
低电平有效,选择输入端(地址输入端)是A1A0,数据输入端是X0~X3,Y是数据输出端。
当
时,MUX无效,输出信号Y总是0;当
时,Y输出A1A0选中的Xi。
表2-5
S3S2S1S0
F
S3S2S1S0
F
0000
A
1000
0001
1001
0010
1010
0011
1
1011
0100
AB
1100
0
0101
B
1101
0110
1110
0111
1111
2-7列表说明图2-12所示电路中,当S3S2S1S0作为控制信号时,F与A、B的逻辑关系。
解首先写出函数F的表达式
该电路是在S3S2S1S0控制下的函数发生器,在不同的S3S2S1S0取值下,F是A、B不同的逻辑函数,可以实现常量0、1输出;单变量输出(原变量或反变量形式);与、与非、或、或非、异或、同或等逻辑功能,具体逻辑功能如表2-5所示。
函数发生器是计算机CPU的基本功能,是CPU中算术逻辑单元(ALU)的重要组成部分。
2-8译码器74154构成的逻辑电路如图2-13所示,写出输出函数的最小项表达式。
解74154是4线-16线全译码器,输出信号低电平有效。
16个译码输出变量是4个编码输入变量的所有最大项
(i=0~15),利用这个特点可以实现四变量的逻辑函数。
图2-13所示电路的输出函数F的表达式为
图2-13
图2-14
2-9图2-14图是由2线-4线译码器和8选1数据选择器构成的逻辑电路,各模块的输入输出端都是高电平有效,试写出输出函数表达式,并整理成∑m形式。
解高电平有效的2线-4线译码器的输出变量是译码输入变量的所有最小项,从而电路中MUX的输入变量为
8选1MUX输出函数的一般表达式为
本题中
2-10分别用与非门实现下列逻辑函数,允许反变量输入。
(1)
解用两级与非门电路实现逻辑函数,是采用逻辑门实现组合逻辑电路最常用的方法。
两级与非门电路结构和与非-与非表达式形式相对应,而与非-与非表达式可以由与或表达式经简单变换得到。
本题应先将函数变换为与或式,然后填入卡诺图,在卡诺图上圈1,求出最简与或式,再变换为最简与非-与非式,最后画出与非门电路图,如图2-15所示。
CD
AB
00
01
11
10
00
01
1
1
1
11
1
1
1
1
10
图2-15
(2)
解经卡诺图化简(略),可以求出最简与或式,变换后可以得到最简与非-与非式。
图2-16
我们同时画出最简与-或电路图和最简与非电路图,如图2-16所示。
比较两个电路图可以看出,最简与-或电路和最简与非电路的输入信号和连接关系完全相同,只需要将与门和或门都替换为相应与非门即可。
所以,采用卡诺图化简法求最简与非门电路时,只要求出最简与或式就可以直接画出与非门电路图,不用求出最简与非表达式。
(3)
图2-18
A
B
解经卡诺图圈1化简(略),求得最简与或式为
,直接画出该式对应的与非门电路如图2-17所示。
图2-17
(4)
解多输出函数的化简要考虑共用逻辑门,卡诺图化简后的最简与或式为
实现F1和F2的与非门电路如图2-18所示,两个函数共用了一个3输入与非门和一个4输入与非门。
2-11分别用与非门和或非门实现函数(允许反变量输入)。
解通过卡诺图化简求出最简与或式和最简或与式,然后分别变换成最简与非-与非式和最简或非-或非式(概念清楚时可以省略该步骤)。
最后分别画出与非门电路和或非门电路,如图2-19所示。
图2-19
2-12试用3输入与非门实现函数
,允许反变量输入。
图2-20
解本题属于逻辑门输入端受限类型,应对表达式进行变换,使每个与非项的变量数在3个以内。
经卡诺图化简验证,给定的函数表达式已经是最简与或式。
为了进一步简化电路,注意到给定的函数表达式中,后三个乘积项都包括变量B,利用这个特点进行变换,在多级电路的基础上,可以将所用逻辑门的个数减到最少,电路如图2-20所示。
2-13试用一片2输入四与非门芯片7400实现函数
,不允许反变量输入。
解首先化简函数F,求出最简与或式,然后按2输入与非门格式进行变换,电路如图2-21所示。
图2-22
图2-21
2-14改用最少的与非门实现图2-22所示电路的功能。
解首先,根据图2-22写出函数表达式,然后进行函数化简,求出最简与或式,并用与非门实现。
在允许反变量输入的条件下,实现该函数只需要两个2输入与非门,电路如图2-23所示。
图2-23
2-15已知输入信号A、B、C、D的波形如图2-24所示,试用最少的逻辑门(种类不限)设计产生输出F波形的组合电路,不允许反变量输入。
图2-24
解本题自变量和函数的取值关系由波形图给出。
首先应根据波形图列出函数F的真值表(若波形图上没有给出所有的自变量取值组合,则对于那些波形图上没有出现的自变量取值,相应的函数值为
),如表2-6所示。
本题的难点是要求用任意种类的逻辑门实现无反变量输入的最简电路,经过尝试,在最简或与式上做适当变换,可以用2个与门和2个或非门实现该电路,如图2-25所示。
表2-6
ABCD
F
ABCD
F
0000
0
1000
1
0001
1
1001
1
0010
1
1010
1
0011
1
1011
0
0100
0
1100
1
0101
1
1101
1
0110
0
1110
0
0111
0
1111
0
图2-25
2-16不附加逻辑门、只用1片74LS83分别实现下列BCD码转换电路。
(1)余3码到8421码的转换。
(2)5421码到8421码的转换。
(3)2421码到8421码的转换。
解利用4位全加器芯片7483实现不同的BCD码相互转换的关键是要充分利用7483的加法运算能力,注意从BCD编码转换表中梳理两种编码各码字之间的取值关系,确定其中的运算关系,本题各种BCD编码对照表如表2-7所示。
表2-7
十进制数
8421码
5421码
2421码
余3码
0
0000
0000
0000
0011
1
0001
0001
0001
0100
2
0010
0010
0010
0101
3
0011
0011
0011
0110
4
0100
0100
0100
0111
5
0101
1000
1011
1000
6
0110
1001
1100
1001
7
0111
1010
1101
1010
8
1000
1011
1110
1011
9
1001
1100
1111
1100
(1)由表2-7可见,余3码=8421码-(3)10=(8421码+(13)10)模16,即在4位二进制数的加减运算中,减(3)10等效于加(13)10。
图2-26
图2-27
设余3码为ABCD,8421码为WXYZ,则WXYZ=ABCD+(1101)2。
实现余3码到8421码转换的电路如图2-26所示。
(2)设5421码为ABCD,8421码为WXYZ。
由表2-7可见,当待转换的5421码≤(4)10时,8421码=5421码=5421码+(0000)2,注意到此时5421码最高位A=0;当5421码≥(5)10时,8421码=5421码-(3)10=5421码+(13)10=5421码+(1101)2,注意到此时5421码最高位A=1。
所以,WXYZ=ABCD+AA0A。
实现5421码到8421码转换的电路如图2-27所示。
图2-28
图2-29
(3)设2421码为ABCD,8421码为WXYZ。
由表2-7可见,当待转换的2421码≤(4)10时,8421码=2421码=2421码+(0000)2,注意到此时2421码最高位A=0;当2421码≥(5)10时,8421码=2421码-(6)10=5421码+(10)10=5421码+(1010)2,注意到此时2421码最高位A=1。
所以,WXYZ=ABCD+A0A0。
实现2421码到8421码转换的电路如图2-28所示。
2-17用一片4位全加器7483和尽量少的逻辑门,分别实现下列BCD码转换电路。
(1)8421码到5421码的转换。
(2)5421码到余3码的转换。
(3)余3码到5421码的转换。
解
(1)设8421码为ABCD,5421码为WXYZ。
由表2-7可见,当待转换的8421码≤(4)10时,5421码=8421码=8421码+(0000)2;当8421码≥(5)10时,5421码=8421码+(3)10=8421码+(0011)2。
首先,应该设计一个判别输入8421码是否大于4的电路,以便确定是否需要加3,这就是一个四舍五入电路,设该电路的输入是8421码,用ABCD表示,输出是F,F=0表示四舍,F=1表示五入,对于ABCD=1010~1111这六组非法取值,F=Φ。
采用卡诺图化简法,可以求出F的最简与或式为F=A+BC+BD。
当F=0时,编码转换电路应该加0;当F=1时,编码转换电路应该加3。
观察0和3的二进制值,可以将加数统一表示为二进制数(00FF)2。
所以,WXYZ=ABCD+00FF。
实现8421码到5421码转换的电路如图2-29所示。
(2)设5421码为ABCD,余3码为WXYZ。
由表2-7可见,当待转换的5421码≤(4)10时,余3码=5421码+(3)10=5421码+(0011)2;当5421码≥(5)10时,余3码=5421码=5421码+(0000)2。
由5421码编码表可以发现,这道题不必专门设计5421码是否大于4的判别电路,输入5421码的最高位A就可以作为加0还是加3的判别标志。
图2-30
图2-31
当A=0时,应该加3;当A=1时,应该加0。
所以,加数应该统一表示为
,
。
实现5421码到余3码转换的电路如图2-30所示。
(3)设余3码为ABCD,5421码为WXYZ。
由表2-7可见,当待转换的余3码≤(4)10时,5421码=余3码-(3)10=余3码+(13)10=余3码+(1101)2;当余3码≥(5)10时,5421码=余3码=余3码+(0000)2。
显然,输入余3码的最高位A就可以作为加13还是加0的判别标志。
当A=0时,应该加13;当A=1时,应该加0。
所以,加数可以统一表示为
,
。
实现余3码到5421码转换的电路如图2-31所示。
2-18试用4位全加器7483和4位比较器7485实现一位8421BCD码全加器。
解采用4位二进制数全加器芯片实现8421BCD码加法运算的关键是两者进位时刻不同,4位二进制加法器逢十六进一;而8421BCD码加法器则是逢十进一。
采用7483进行8421码加法运算时,必须在和大于9时,进行加6校正。
如何产生校正信号是设计难点,该问题在教材中有详细叙述。
主教材例2-6采用逻辑门设计校正电路,本题则采用集成比较器7485完成同样功能。
参见教材表2-16,用7483对两个8421码求和时,当7483的进位C4=1,或7483的和输出S3S2S1S0>(9)10时,应该对结果进行加6校正。
本题用一片4位比较器7485判别7483的和输出是否大于(9)10,大于时执行加6校正。
另外,7483进位输出C4=1时也要执行加6校正。
图2-32
完整电路如图2-32所示,7483
(1)用于两个8421码相加,7485和或门产生校正信号,7483
(2)实现校正操作,需要校正时,加6;不需要校正时,加0。
2-19试用4位全加器7483实现一位余3BCD码加法器,允许附加其它器件。
表2-8
和
N10
7483
(1)输出
C4S3S2S1S0
十位输出
WXYZ
个位输出
ABCD
和
N10
7483
(1)输出
C4S3S2S1S0
十位输出
WXYZ
个位输出
ABCD
0
00110
0011
0011
10
10000
0100
0011
1
00111
0100
11
10001
0100
2
01000
0101
12
10010
0101
3
01001
0110
13
10011
0110
4
01010
0111
14
10100
0111
5
01011
1000
15
10101
1000
6
01100
1001
16
10110
1001
7
01101
1010
17
10111
1010
8
01110
1011
18
11000
1011
9
01111
1100
解先用一片4位二进制全加器(7483
(1))将两个1位余3码当作两个4位二进制数相加,和如表2-8中的C4S3S2S1S0所示,该输出值与需要的余3码输出值(2位余3码:
十位是WXYZ,个位是ABCD)之间的关系如表2-8所示。
根据取值关系,可以得到如下表达式,用另一片4位全加器(7483
(2))和一个非门实现该数值转换,如图2-33所示。
图2-33
2-20设A、B、C为三个互不相等的四位二进制数,试用四位二进制数比较器7485和二选一数据选择器设计一个逻辑电路,从A、B、C中选出最大的一个输出(用框图形式给出解答)。
解解题思路是,用比较器比较两个数的大小,用比较结果作为数据选择器的选择信号,控制数据选择器选择较大的数据。
图2-34
先比较A和B,根据比较结果,用4个2选1数据选择器从A和B中选择较大的一个输出(记作MAX(A,B));将MAX(A,B)再和C比较大小,并根据比较结果从中选择较大的数输出,该数就是A、B、C中的最大值,记作MAX(A,B,C)。
电路框图如图2-34所示。
2-21二进制码到循环码的转换
(1)完成3位二进制码(B2B1B0)转换为典型循环码(G2G1G0)的真值表,如表2-9所示。
(2)推导G2、G1、G0的逻辑表达式。
表2-9
N10
二进制码
B2B1B0
循环码
G2G1G0
0
000
1
001
2
010
3
011
4
100
5
101
6
110
7
111
图2-35
(3)用图2-35所示的3线-8线译码器和8线-3线编码器实现3位二进制码到循环码的转换,并加以文字说明(芯片输入输出都是高电平有效)。
解
(1)3位二进制码(B2B1B0)转换为典型循环码(G2G1G0)的真值表如表2-10所示。
表2-10
B2B1B0
G2G1G0
000
000
001
001
010
011
011
010
100
110
101
111
110
101
111
100
(2)由于题目没有要求函数表达式的形式,直接由真值表写出最小项表达式即可,我们还进一步写出了反映这种编码转换运算特征的表达式形式。
图2-36
表2-11
B2B1B0
Yi
G2G1G0
Ik
000
Y0
000
I0
001
Y1
001
I1
010
Y2
011
I3
011
Y3
010
I2
100
Y4
110
I6
101
Y5
111
I7
110
Y6
101
I5
111
Y7
100
I4
(3)3位二进制码
输入3-8译码器后,译码器用输出高电平指示输入编码值,例如,当
时,译码器输出端
,其它输出端都为0;当
时,译码器输出端
,其它输出端都为0。
而8-3编码器的工作原理是,当输入端
时,编码器输出k对应的二进制值。
例如,当
,其它输入端都为0时,输出编码是
。
显然,应该将译码器输出和编码器输入恰当地连接起来,根据编码转换真值表和编译码器功能,
时,译码器Y0有效,查阅编码转换表,此时应有
,要求编码输入端I0有效,所以,
。
又如,
时,译码器Y5有效,查阅表2-10,此时应有
,要求编码输入端I7有效,所以,
。
译码器输入和输出、编码器输入和输出的关系如表2-11所示。
完整电路如图2-36所示。
2-22设有A、B、C三个输入信号通过排队逻辑电路分别由三路输出,在任意时刻,输出端只能输出其中的一个信号。
如果同时有两个以上的输入信号时,输出选择的优先顺序是:
首先A,其次B,最后C。
列出该排队电路的真值表,写出输出函数表达式。
解首先定义输入、输出变量:
设三路输入信号A、B、C无信号时为0,有信号时为1;三路输出信号F1、F2、F3无输出时为0,有输出时为1。
表2-12
ABC
F1F2F3
000
000
001
001
010
010
011
010
100
100
101
100
110
100
111
100
然后根据题目含义列出真值表,如表2-12所示。
最后写出函数表达式:
由真值表可以看出,函数关系十分简单,无需化简就可以直接写出输出函数的最简与或式:
2-23学校举办游艺会,规定男生持红票入场,女生持绿票入场,持黄票的人无论男女都可入场。
如果一个人同时持有几种票,只要有符合条件的票就可以入场。
试分别用与非门和或非门设计入场控制电路。
解定义变量:
设A表示性别,取值0为男,1为女;B、C、D分别表示黄票、红票和绿票,取值0表示无票,1表示有票;输出变量F=0表示不能入场,F=1表示可以入场。
列出真值表,如表2-13所示。
卡诺图化简(略),求出函数F的最简与或式和或与式
表2-13
ABCD
F
ABCD
F
0000
0
1000
0
0001
0
1001
1
0010
1
1010
0
0011
1
1011
1
0100
1
1100
1
0101
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