量程自动转换的数字式频率计的设计.docx

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量程自动转换的数字式频率计的设计

量程自动转换的数字式频率计的设计

摘要

数字频率计是一种基本的测量仪器。

它被广泛应用与航天、电子、测控等领域。

它的基本测量原理是，首先让被测信号与标准信号一起通过一个闸门，然后用计数器计数信号脉冲的个数，把标准时间内的计数的结果，用锁存器锁存起来，最后用显示译码器，把锁存的结果用LED数码管显示出来。

根据数字频率计的基本原理，本文设计方案的基本思想是分为四个模块来实现其功能，即整个数字频率计系统分为分频模块、计数并自动换挡模块、锁存器模块和译码器模块，并且分别用VHDL对其进行编程，实现了闸门控制信号、计数电路、锁存电路、显示电路等。

本设计方案还要求，被测输入信号的频率范围自动切换量程，控制小数点显示位置，并以十进制形式显示。

整个频率计设计在一块CPLD芯片上，与用其他方法做成的频率计相比，体积更小，性能更可靠。

频率计的测频范围：

0~10MHz。

该设计方案通过了Max+plusⅡ软件仿真、硬件调试和软硬件综合测试。

关键词：

数字频率计;电子设计自动化;CPLD;Max+plusⅡ

Measuringrangeautomaticswitching

digitalfrequencymeter'sdesign

Abstract

Thenumberoffrequenciesisabasicmeasuringinstruments.Itiswidelyusedandaerospace,electronics,monitoringandcontrol,andotherfields.Thebasicmeasurementprincipleistofirstletthemeasuredsignalandastandardsignalthroughagate,andthenusecounterscountthenumberofsignalpulse,thestandardtimeofthecountresults,thelatchlatches,withthefinalshowDecoder,thelatchwiththeresultsoftheLEDdigitaldisplay.

Accordingtofiguresofthebasicprinciplesoffrequency,thepaperdesignofthebasicideaistobedividedintofourmodulestoachieveitsfunction,namelydigitalfrequencyoftheentiresystemisdividedintosub-frequencymodules,countandautomaticallyshiftmodule,modulesandlatchTranslationCodemodules,anditsVHDLwereusedtoprogramandrealizedthegatecontrolsignals,countingcircuit,latchcircuits,displaycircuit.Thisdesignalsodemandedthatthemeasuredinputsignalfrequencyrangeofautomaticswitching,controlofthedecimalpointdisplaylocation,andtodecimalform.ThefrequencyofdesigninaCPLDchip,andbyothermeansmadeofthefrequencycomparedtosmaller,morereliableperformance.Frequencyofmeasuringfrequencyrange:

0~10MHz.ThedesignplanbytheMax+plusⅡsimulationsoftware,hardwareintegratedhardwareandsoftwaredebuggingandtesting.

Keywords:

digitalcymometer;EDA;CPLD;Max+plusⅡ

第一章引言

一.1研究背景

近年来信息技术、电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的大大提高。

前几年的数字频率计一般由分离元件搭接而成，其测量范围、测量精度和测量速度都受到很大的限制。

虽然单片机的发展与应用改善了这一缺陷，但由于单片机本身也受到工作频率及内部计数器位数等因素的限制，所以无法在此领域取得突破性的进展。

随着新型可编程逻辑器件FPGA/CPLD技术的发展，能够将大量的逻辑功能集成在单个器件中，FPGA/CPLD根据不同的需要所提供的门数可以从几十万到上百万门，从根本上解决了单片机的先天性不足。

本课题所设计的量程自动转换的数字频率计不但集成度远远超过了以往的数字频率计，而且在基准频率等外部条件的允许下，可以根据不同场合的精度要求，对硬件描述语言进行一定的改动，使系统在精度提高的同时，而不增加系统硬件，从而降低系统的整体造价。

此外，系统芯片（SCO）的发展也要求其包含频率测量的功能，所以用FPGA/CPLD实现数字频率计也是实现系统芯片的前提条件。

该数字频率计的设计及实现应用计数器法，基于上述优势开发的频率计具有良好的应用价值和推广前景。

在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。

这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。

这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。

随着EDA技术的发展，现代频率计的设计多采用基于FPGA/CPLD芯片的方法来实现频率计的设计，即通过VHDL（VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage）硬件描述语言的设计，用FPGA/CPLD来实现。

现代电子设计技术的核心是EDA（ElectronicDesignAutomation）技术。

就是依赖功能强大的计算机，使设计者的工作仅限于利用软件的方式，即利用硬件描述语言和EDA软件来完成对系统硬件功能的实现。

FPGA/CPLD即现场可编程逻辑器件是由存放在片内RAM中的程序来设置其工作状态的，因此工作时需要对片内的RAM进行编程。

用户可以根据不同的配置模式，采用不同的编程方式。

加电时，FPGA/CPLD芯片将EPROM中数据读入片内编程RAM中，培植完成后，FPGA/CPLD进入工作状态。

掉电后，FPGA/CPLD恢复成白片，内部逻辑关系消失，因此FPGA能够反复使用。

FPG/CPLDA的编程无须专用的FPGA/CPLD编程器，只需使用通用的EPROM、PROM编程器即可。

当需要修改FPGA/CPLD功能时，只需换一片EPROM即可。

这样，同一片FPGA/CPLD，不同的编程数据，可以产生不同的电路功能。

因此，FPGA/CPLD的使用非常灵活。

同时EDA开发工具的通用性、设计语言（本设计为VHDL）的标准化以及设计过程几乎与所用器件的硬件结构无关，所以设计成功的各类逻辑功能块软件有很好的兼容性和可移植性，可以在很短的时间内完成十分复杂的系统设计

EDA（电子设计自动化）技术就是以计算机为工具，在EDA软件平台上，对硬件语言HDL为系统逻辑描述手段完成的设计文件，自动的完成逻辑编译、逻辑化简、逻辑综合及优化、逻辑仿真，直至对特定目标芯片的适配编译、逻辑映射和编程下载等工作（文本选用的开发工具为Altera公司的Max+plusII）。

EDA的仿真测试技术只需要通过计算机就能对所设计的电子系统从各种不同层次的系统性能特点完成一系列准确的测试与仿真操作，大大提高了大规模系统电子设计的自动化程度。

设计者的工作仅限于利用软件方式，即利用硬件描述语言（如VHDL）来完成对系统硬件功能的描述。

VHDL语言（VeryHighSpeedIntegratedCircuitHardwareDescriptionLanguage,超高速集成电路硬件描述语言）诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，目前已成为IEEE（TheInstituteofElectricalandElectronicsEngineers）的一种工业标准硬件描述语言，相比传统的电路系统的设计方法，VHDL具有多层次描述系统硬件功能的能力，支持自顶向下（ToptoDown）和基于库（Library-based）的设计特点，因此设计者可以不必了解硬件结构设计，从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD器件去，从而实现可编程的专用集成电路（ASIC）的设计。

一.2频率计的发展情况

频率测量是电子测量中最为基本的测量之一。

由于频率信号抗干扰能力强，易于传输，因此可以获得较高的测量精度。

随着数字电子技术的发展，频率测量成为一项越来越普及的工作，测频原理和测频方法的研究正受到越来越多的关注。

在电子工程、源勘探、仪表等相关应用中，率计是工程技术人员必不可少的测量工具。

频率测量也是电子测量技术中最基本最常见的测量之一。

不少物理量的测量，如转速、振动频率等的测量都涉及到或可以转化为频率的测量。

目前,市场上有各种多功能、高精度、高频率的数字频率计，但价格不菲。

为适应实际工作的需要，本文在简述频率测量的基本原理和方法的基础上，提供一种基于FPGA/CPLD的数字频率计的设计和实现过程，本方案不但切实可行，而且具有成本低廉、小巧轻便、便于携带等特点。

数字频率计是一种基本的测量仪器，是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。

如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。

因此，它被广泛应用与航天、电子、测控等领域。

它是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生较大的延时，造成测量误差、可靠性差。

随着可编程逻辑器件（CPLD）的广泛应用，以EDA工具为开发平台，运用VHDL语言，将使系统大大简化，提高整体的性能和可靠性。

频率计是电子技术中常用到的一种电子测量仪器，我们以往用的频率计大都是采用单元电路或单片机技术设计的。

这次我们用EDA技术设计频率计，将传统意义的设计上实现一些突破。

1.用单元电路或单片机技术设计的频率计电路复杂、稳定性差。

采用EDA技术就能够克服这一点，它可以把具有控制功能的各个模块程序下载在一块芯片上。

这一块芯片就能代替原来的许许多多的单元电路或单片机的控制芯片和大量的外围电路。

大大的简化了电路结构的复杂性，又提高了电路的稳定性。

2.以往的频率计测量范围都是有限的，为测量不同频率的信号都要专门的设计某一部分电路，这样很麻烦。

我们采用EDA技术可以通过修改程序来达到改变测量范围的目的。

第二章设计所用工具与环境介绍

本实验用用到的主要硬件是:

BTYG-EDA实验箱，核心芯片是CPLD，型号是FLEX10K20RC208-4。

软件是用的Max+plusII，使用VHDL语言进行编程后，放到此软件里进行编译和仿真，当没有错误的时候下载到实验箱,进行硬件调试，最后得以功能实现。

二.1BTYG-EDA实验开发系统简介

BTYG-EDA实验开发系统是一种多功能、高配置、高品质的EDA教学与开发设备，适用于大学本科和研究生的EDA教学，课程设计与毕业设计，也适用于其他项目开发使用。

二.1.1系统特点

可编程器件的I/O接口与输入输出器件（开关、按键、数码管、发光二极管、信号源等）采用固定连接，在可编程器件的有限I/O资源下最大限幅的连接上输入输出器件，使得该系统能满足从简单的数字电路基础实验到复杂的数字系统设计，并延伸到具有创新性的综合电子设计等项目的开发等方面。

试验方法上可以大量减少传统试验中需要大量连线而带来的诸多不便，使得实验从传统的硬件搭接为主转移到了以软件设计、仿真调试上来，并将传统的硬件设计方式用EDA技术来实现。

可以节省宝贵的设计时间，提高工作效率。

二.1.2系统资源介绍

（1）主芯片采用2万门208引脚CPLD，型号为FLEX10K20RC208-4，提供147条IO线。

（2）设计有专用配置芯片插座，以便上电自动配置需要。

（3）主时钟频率4MHz。

（4）单步时钟按键。

（5）6位七段数码显示。

（6）8路开关输入，8路按键输入。

（7）20路LED灯输出。

（8）1路8位高速模入通道：

20MHz采样频率，配有高输入阻抗放大器，直流偏移调整电平，触发电平调整和同步触发电路。

（9）2路8位高速模出通道：

10MHz更新速率，用于高速任意函数发生器。

（10）1个标准RS-232C串行接口。

（11）1个标准并行接口。

（12）1个PS/2借口。

（13）1个VGA接口。

（14）1个多功能扩展夹紧座。

可扩接单片机、RAM、EPROM等芯片和用户扩展模板，该座提供38个IO线和电源。

（15）另外提供79条外扩IO线，并有主芯片引脚序号标明，允许用户自主锁定，方便编程。

（16）采用开关电源供电，除实验箱所需+/-5V外，还提供一组+/-12V/1A的备用电源。

二.2Max+plusII软件介绍

美国Altera公司的Max＋plusⅡ开发工具是一种CAE软件工具，全称是全集成化可编程逻辑设计环境（MultipleArrayMatrixandProgrammableLogicUserSystems）。

该工具配备有编辑、编译、仿真、中和、芯片编程等功能，具有两种输入手段：

文本输入（使用一种描述语言，如VHDL语言）和原理图输入。

在使用中，可以把电路描述程序和设计电路图变成基本的逻辑单元写入到可编程的芯片中（如FPGA，CPLD芯片等），最终成为ASIC芯片。

也可以不用搭建硬件电路，把Max＋plusⅡ作为逻辑仿真工具，即可对设计进行调试、验证。

Max＋plusⅡ开发工具目前在国内使用很普遍，拥有完备的在线帮助，初学者可以很快学习掌握该工具的使用，完成高性能的设计。

二.2.1Max+plusII的功能简介

它是EDA设计中不可缺少的一种工具。

它的主要功能如下：

（1）Max＋plusⅡ的设计输入、处理与效验功能集合在一起提供了全集成化的一套可编辑开发工具，加快动态调试，缩短开发周期。

（2）Max＋plusⅡ支持各种硬件描述语言的设计输入，包括VHDL、VerilogHDL和Altera的AHDL。

（3）Max＋plusⅡ的编译核心支持Altera的FLEX10K、FLEX8K、FLEX6000/A系列，MAX5000系列MAX9000、MAX7000、FLASHlogic、MAX5000、Classic以及EPF10K10、EPF10K10A、EPF10K20、EPF10K30、EPM9320、EPM9320A、EPF8452A、EPF8282A等系列可编程逻辑器件。

（4）Max＋plusⅡ可与其他工业标准设计输入、综合与效验工具链接。

与CAE工具的接口符合EDIF200和209、参数化模块库（LPM）、VerilogHDL、VHDL及其标准工具。

设计者可使用Altera或标准CAE设计输入工具去建立逻辑设计，使用MAX＋PLUSⅡ编译器对Altera器件设计进行编译，并使用Altera或其他CAE效验工具进行器件或板级仿真。

MAX＋PLUSⅡ支持与Synopsys、Viewlogic、Mentor、Graphics、Cadence、Exemplar、DataI/O、Intergraph、Minc、OrCAD等公司提供的工具接口。

（5）Max＋plusⅡ通常用的设计方法有：

通过Max＋plusⅡ图像编辑器，创建电路图像设计（.gdf）；通过Max＋plusⅡ的文本编辑器，使用VHDL语言，创建文本设计文件（.vhd）.还可以通过Max＋plusⅡ波形编辑器，创建电路波形设计文件（.wdf）等。

（6）Max＋plusⅡ具有器件编程（Programming）和配置（Configuration）功能，让使用者自己设计所用器件，具有在线帮助的功能，更加方便了使用者。

二.2.2Max+plusII的应用

（1）安装

Max＋plusⅡ的功能，包括原理图输入、VHDL/AHDL输入、编译、仿真、定时分析、编程。

（2）输入

Max＋plusⅡ软件通常有两种设计输入方法，文本与图形。

1我们首先要建立一项新的工程文件，而工程文件的名字必须比配于设计输入的文件的名字。

图2.1步骤①

2打开一个新的文件或者输入一个符号

图2.2步骤②

3在图形编辑器中输入符号或在文本编辑器中输入文本文档

图2.3步骤③

4保存与检查设计

图2.4步骤④

（3）编译

编译后列出警告与错误的信息，并进行引脚的分配。

图2.5步骤⑤

（4）仿真

图2.6步骤⑥

（5）编程下载

将下载电缆一端插入计算机并行口，另一端插入BAGT-EDA试验箱的电缆插口处，接通电源。

从“Max+plusII”菜单选项下选择“programmer”项，可打开如图的对话框。

图2.7programmer对话框

单击“Configure”按钮即可完成配置。

如果是第一次运行则可以从“Options”菜单下选择“Hardwaresetup”对话框，如图2.8

图2.8HardwareType对话框

在“HardwareType”下拉框中选择“ByteBlaster[MV]”项，单击“OK”即可

二.3CPLD简介

二.3.1CPLD器件结构简介

具有固定输入和输出数目的任何组合逻辑函数可以在可编程只读存储器（PROM）中，以输出为输入的查找表方式来实现，许多实现组合逻辑的结构变型已从这一简单的概念引伸出来，然后利用VLSI的密度产生更通用的，能实现PCB板上几个简单PAL互连功能的器件是PAL/PROM这类范例的扩展，称为PAL构造的PLD，也就是说复杂可编程逻辑器件——CPLD（ComplexProgrammableLogicDevices）.CPLD的架构方块图，如图2.9。

图2.9CPLD的架构方块图

在考察PAL构造的CPLD之前，让我们先看一下或阵列可编、与阵列固定的可编程只读存储器。

作为两级可编程逻辑较简单的概念，PROM具有n个输入和m个输出，2行的查找表，它有以下3个特点：

（1）给定输入和输出的数目，允许在逻辑设计完成之前就开始PCB设计，也允许在PCB设计完成之后更改PROM的设计。

（2）允许将时序校验从逻辑设计中分出来，因为通过此可编程器件的延时是固定的，与要实现的逻辑函数无关。

（3）器件的功能可以在较高的级别上规定，如用一系列逻辑方程或真值表表示，这样做可以加快设计。

但是PROM的结构也有两个主要的缺点：

（1）硅片面积和由此产生的成本以及封装和板的面积都是由乘积项的数量所决定，n输入的PROM就有2^n个乘积项。

（2）通过PROM的延时正比与乘积项的数目，所以延时性能随输入数目增加成正比地加大而边坏。

因此，PROM仅适合必须完成输入信号译码等功能的场合，例如，由一种字符码变换为另一种字符码的查找表。

在全定制设计中，与阵列和或阵列都可编程的PAL是实现中到大尺寸任意逻辑函数的主要方法。

但是，因为可编程能力的额外层增加了延时，可编程PLA不在具有实现n个变量所有函数的PROM特性，必须在器件设计之前选择一个较小的确定数目的乘积项，不能在输入和输出变量数目的基础上单独选择器件。

所以与PLA等效的可编程逻辑阵列未能充满可编程逻辑市场。

类似地，要实现函数的任何改变可能不在适合所选的器件。

CPLD的集成度在千门/片以上，其基本结构依然是由与阵列、或阵列、输入缓冲电路、输出宏单元组成。

其与阵列比PAL大的多，但并非靠简单的增大阵列的输入、输出端口达到。

阵列占用芯片的面积随其输出端数的增加而急剧增加，而芯片面积的增大不仅使芯片的成本增加，还使信号在阵列中传输延时加大而影响其运行速度。

所以CPLD通常是由多个类似PAL的功能块组成，具有很长的固定于芯片上的布线资源，通过位于中心的互连矩阵连接在一起。

互连矩阵要将来自I/O的信号和逻辑块的输出布线到器件内任何逻辑块的输入。

一般互连矩阵有两种形式：

基于阵列的互连和基于多路开关的互连。

基于阵列的互连是完全的纵横开关的实现方式，它允许任何输入到互连矩阵中的信号布线到任何逻辑块，是完全可布通的。

基于多路开关的互连是对逻辑块的每个输入有一个多路转换器，输入到互连矩阵的信号被连接到每个逻辑块的大量多路开关的输入端，这些多路转换器的选择是可编程的，只允许其一个输入通过它进入逻辑块。

所以不通率与多路转换器的输入宽度有关，宽度愈大，所占面积增加，性能降低。

此外，CPLD具有很宽的输入结构，适合于实现高级的有限状态机：

具有ISP性能的CPLD，可以直接在系统内对其进行编程，因而类似与具有ISP性能的SRAM查找表类型的FPGA。

CPLD的主要缺点是功耗比较大，15000门以上的CPLD功耗要高于FPGA、门阵列和分立器件。

二.3.2典型CPLD器件简述

下面介绍几个厂家的一些典型CPLD器件。

首先介绍下Altera公司的CPLD，Altera公司成立10余年来，一直致力于高密度可编程逻辑器件的开发生产，成为世界上的佼佼者。

Altera公司的CPLD器件具有良好的性能，极高的密度和非常大的灵活性，它通过高集成度、多I/O容量及最快速度，为用户的各种需求提供了有效的解决方案，极大的满足了用户对“在一个可编程芯片上集成系统”日益增长的需求。

Altera的CPLD是从基于PLA的传统PLD结构演变来的，它的逻辑块是由20个到超过100个输入的宽扇入的与门馈送到带有3个~8个输入的或门组成的。

Altera的与非结构可以实现与-或逻辑电路，其输出馈送到一个异或门，这个基本电路可以用一个触发器和一个多路开关来扩充，此多路开关选择锁存的输出信号。

可编程的非逻辑可以用异或门来获得，如果一个异或门的输入端是分离的，它的作用和或门相同，允许或门和异或门形成更大的或函数，用来实现其他算术功能，这个可编程的形式明显增加了逻辑块的功能性。

Altera的CPLD器件除了具有PLD的一般特点外，还具有先进的结构、先进的处理技术、现代化的开发工具以及各种兆（Mega）功能等特点。

1.高性能

Altera器件采用先进的CMOS计数，具有非常低的功耗和相当高的速度，采用连续式互联结构，在整个芯片内提供高速、连续的信号延时。

对芯片内部电路的专业化改进也增加了系统性能。

2.高密度逻辑集成

为缩小印制板的尺寸和成本，设计人总是追求尽可能高的集成度，试图通过把更多的逻辑集成到更小的器件中来降低成本。

此外，对现有的设计也