EDA技术复习资料2.docx
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EDA技术复习资料2.docx
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EDA技术复习资料2
复习题2
一、单项选择题
1、2.基于EDA软件的FPGA/CPLD设计流程为:
原理图/HDL文本输入→________→综合→适配→__________→编程下载→硬件测试。
A.功能仿真B.时序仿真
C.逻辑综合D.配置
3.IP核在EDA技术和开发中具有十分重要的地位;提供用VHDL等硬件描述语言描述的功能块,但不涉及实现该功能块的具体电路的IP核为__________。
A.软IPB.固IP
C.硬IPD.全对
4.综合是EDA设计流程的关键步骤,在下面对综合的描述中,_________是错误的。
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。
B.综合就是将电路的高级语言转化成低级的,可与FPGA/CPLD的基本结构相映射的网表文件。
C.为实现系统的速度、面积、性能的要求,需要对综合加以约束,称为综合约束。
D.综合可理解为,将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射关系是唯一的(即综合结果是唯一的)。
5.大规模可编程器件主要有FPGA、CPLD两类,其中CPLD通过_______实现其逻辑功能。
A.可编程乘积项逻辑B.查找表(LUT)
C.输入缓冲D.输出缓冲
6.VHDL语言是一种结构化设计语言;一个设计实体(电路模块)包括实体与结构体两部分,结构体描述___________。
A.器件外部特性B.器件的内部功能
C.器件外部特性与内部功能D.器件的综合约束
7.电子系统设计优化,主要考虑提高资源利用率减少功耗(即面积优化),以及提高运行速度(即速度优化);下列方法中________不属于面积优化。
A.流水线设计B.资源共享
C.逻辑优化D.串行化
8.进程中的信号赋值语句,其信号更新是_________。
A.立即完成B.在进程的最后完成
C.按顺序完成D.都不对
9.不完整的IF语句,其综合结果可实现________。
A.时序逻辑电路B.组合逻辑电路
C.双向电路D.三态控制电路
10.状态机编码方式中,其中_________占用触发器较多,但其简单的编码方式可减少状态译码组合逻辑资源,且易于控制非法状态。
A.一位热码编码B.顺序编码
C.状态位直接输出型编码
D.格雷码编码
二、VHDL程序填空
1.下面程序是1位十进制计数器的VHDL描述,试补充完整。
LIBRARYIEEE;
USEIEEE._____________.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYCNT10IS
PORT(CLK:
INSTD_LOGIC;
Q:
OUTSTD_LOGIC_VECTOR(3DOWNTO0));
ENDCNT10;
ARCHITECTUREbhvOF______IS
SIGNALQ1:
STD_LOGIC_VECTOR(3DOWNTO0);
BEGIN
PROCESS(CLK)
_______
IF__________________THEN--边沿检测
IFQ1>10THEN
Q1<=(OTHERS=>'0');--置零
ELSE
Q1<=Q1+1;--加1
ENDIF;
ENDIF;
ENDPROCESS;
__________
ENDbhv;
2.下面是一个多路选择器的VHDL描述,试补充完整。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYbmuxIS
PORT(sel:
____STD_LOGIC;
A,B:
INSTD_LOGIC_VECTOR(7DOWNTO0);
Y:
____STD_LOGIC_VECTOR(___DOWNTO0));
ENDbmux;
ARCHITECTUREbhvOFbmuxIS
BEGIN
y<=Awhensel='1'______
______;
ENDbhv;
三、VHDL程序改错
仔细阅读下列程序,回答问题
LIBRARYIEEE;--1
USEIEEE.STD_LOGIC_1164.ALL;--2
ENTITYLED7SEGIS--3
PORT(A:
INSTD_LOGIC_VECTOR(3DOWNTO0);--4
CLK:
INSTD_LOGIC;--5
LED7S:
OUTSTD_LOGIC_VECTOR(6DOWNTO0));--6
ENDLED7SEG;--7
ARCHITECTUREoneOFLED7SEGIS--8
SIGNALTMP:
STD_LOGIC;--9
BEGIN--10
SYNC:
PROCESS(CLK,A)--11
BEGIN--12
IFCLK'EVENTANDCLK='1'THEN--13
TMP<=A;--14
ENDIF;--15
ENDPROCESS;--16
OUTLED:
PROCESS(TMP)--17
BEGIN--18
CASETMPIS--19
WHEN"0000"=>LED7S<="0111111";--20
WHEN"0001"=>LED7S<="0000110";--21
WHEN"0010"=>LED7S<="1011011";--22
WHEN"0011"=>LED7S<="1001111";--23
WHEN"0100"=>LED7S<="1100110";--24
WHEN"0101"=>LED7S<="1101101";--25
WHEN"0110"=>LED7S<="1111101";--26
WHEN"0111"=>LED7S<="0000111";--27
WHEN"1000"=>LED7S<="1111111";--28
WHEN"1001"=>LED7S<="1101111";--29
ENDCASE;--30
ENDPROCESS;--31
ENDone;--32
1.在程序中存在两处错误,试指出,并说明理由:
2.修改相应行的程序:
错误1行号:
程序改为:
错误2行号:
程序改为:
四、阅读下列VHDL程序,画出原理图(RTL级)
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYHADIS
PORT(a:
INSTD_LOGIC;
b:
INSTD_LOGIC;
c:
OUTSTD_LOGIC;
d:
OUTSTD_LOGIC
);
ENDENTITYHAD;
ARCHITECTUREfh1OFHADIS
BEGIN
c<=NOT(aNANDb);
d<=(aORb)AND(aNANDb);
ENDARCHITECTUREfh1;
五、请按题中要求写出相应VHDL程序
1.带计数使能的异步复位计数器
输入端口:
clk时钟信号
rst异步复位信号
en计数使能
load同步装载
data(装载)数据输入,位宽为10
输出端口:
q计数输出,位宽为10
2.
看下面原理图,写出相应VHDL描述
一、单项选择题
1、2.基于EDA软件的FPGA/CPLD设计流程为:
原理图/HDL文本输入→__A__→综合→适配→____B____→编程下载→硬件测试。
A.功能仿真B.时序仿真
C.逻辑综合D.配置
3.IP核在EDA技术和开发中具有十分重要的地位;提供用VHDL等硬件描述语言描述的功能块,但不涉及实现该功能块的具体电路的IP核为__A___。
A.软IPB.固IP
C.硬IPD.全对
4.综合是EDA设计流程的关键步骤,在下面对综合的描述中,_____D____是错误的。
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。
B.综合就是将电路的高级语言转化成低级的,可与FPGA/CPLD的基本结构相映射的网表文件。
C.为实现系统的速度、面积、性能的要求,需要对综合加以约束,称为综合约束。
D.综合可理解为,将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射关系是唯一的(即综合结果是唯一的)。
5.大规模可编程器件主要有FPGA、CPLD两类,其中CPLD通过___A__实现其逻辑功能。
A.可编程乘积项逻辑B.查找表(LUT)
C.输入缓冲D.输出缓冲
6.VHDL语言是一种结构化设计语言;一个设计实体(电路模块)包括实体与结构体两部分,结构体描述_____B___。
A.器件外部特性B.器件的内部功能
C.器件外部特性与内部功能D.器件的综合约束
7.电子系统设计优化,主要考虑提高资源利用率减少功耗(即面积优化),以及提高运行速度(即速度优化);下列方法中___A___不属于面积优化。
A.流水线设计B.资源共享
C.逻辑优化
D.串行化
8.进程中的信号赋值语句,其信号更新是___B____。
A.立即完成
B.在进程的最后完成
C.按顺序完成
D.都不对
9.不完整的IF语句,其综合结果可实现__A__。
A.时序逻辑电路B.组合逻辑电路
C.双向电路D.三态控制电路
10.状态机编码方式中,其中__A__占用触发器较多,但其简单的编码方式可减少状态译码组合逻辑资源,且易于控制非法状态。
A.一位热码编码
B.顺序编码
C.状态位直接输出型编码
D.格雷码编码
二、VHDL程序填空
1.下面程序是1位十进制计数器的VHDL描述,试补充完整。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYCNT10IS
PORT(CLK:
INSTD_LOGIC;
Q:
OUTSTD_LOGIC_VECTOR(3DOWNTO0));
ENDCNT10;
ARCHITECTUREbhvOFCNT10IS
SIGNALQ1:
STD_LOGIC_VECTOR(3DOWNTO0);
BEGIN
PROCESS(CLK)
BEGIN
IFCLK'EVENTANDCLK='1'THEN--边沿检测
IFQ1>10THEN
Q1<=(OTHERS=>'0');--置零
ELSE
Q1<=Q1+1;--加1
ENDIF;
ENDIF;
ENDPROCESS;
Q<=Q1;
ENDbhv;
2.下面是一个多路选择器的VHDL描述,试补充完整。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYbmuxIS
PORT(sel:
INSTD_LOGIC;
A,B:
INSTD_LOGIC_VECTOR(7DOWNTO0);
Y:
OUTSTD_LOGIC_VECTOR(7DOWNTO0));
ENDbmux;
ARCHITECTUREbhvOFbmuxIS
BEGIN
y<=Awhensel='1'ELSE
B;
ENDbhv;
三、VHDL程序改错
仔细阅读下列程序,回答问题
LIBRARYIEEE;--1
USEIEEE.STD_LOGIC_1164.ALL;--2
ENTITYLED7SEGIS--3
PORT(A:
INSTD_LOGIC_VECTOR(3DOWNTO0);--4
CLK:
INSTD_LOGIC;--5
LED7S:
OUTSTD_LOGIC_VECTOR(6DOWNTO0));--6
ENDLED7SEG;--7
ARCHITECTUREoneOFLED7SEGIS--8
SIGNALTMP:
STD_LOGIC;--9
BEGIN--10
SYNC:
PROCESS(CLK,A)--11
BEGIN--12
IFCLK'EVENTANDCLK='1'THEN--13
TMP<=A;--14
ENDIF;--15
ENDPROCESS;--16
OUTLED:
PROCESS(TMP)--17
BEGIN--18
CASETMPIS--19
WHEN"0000"=>LED7S<="0111111";--20
WHEN"0001"=>LED7S<="0000110";--21
WHEN"0010"=>LED7S<="1011011";--22
WHEN"0011"=>LED7S<="1001111";--23
WHEN"0100"=>LED7S<="1100110";--24
WHEN"0101"=>LED7S<="1101101";--25
WHEN"0110"=>LED7S<="1111101";--26
WHEN"0111"=>LED7S<="0000111";--27
WHEN"1000"=>LED7S<="1111111";--28
WHEN"1001"=>LED7S<="1101111";--29
ENDCASE;--30
ENDPROCESS;--31
ENDone;--32
1.在程序中存在两处错误,试指出,并说明理由:
第14行TMP附值错误
第29与30行之间,缺少WHENOTHERS语句
2.修改相应行的程序:
错误1行号:
9程序改为:
TMP:
STD_LOGIC_VECTOR(3DOWNTO0);
错误2行号:
29程序改为:
该语句后添加WHENOTHERS=>LED7S<="0000000";
四、阅读下列VHDL程序,画出原理图(RTL级)
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYHADIS
PORT(a:
INSTD_LOGIC;
b:
INSTD_LOGIC;
c:
OUTSTD_LOGIC;
d:
OUTSTD_LOGIC
);
ENDENTITYHAD;
ARCHITECTUREfh1OFHADIS
BEGIN
c<=NOT(aNANDb);
d<=(aORb)AND(aNANDb);
ENDARCHITECTUREfh1;
五、请按题中要求写出相应VHDL程序
1.带计数使能的异步复位计数器
输入端口:
clk时钟信号
rst异步复位信号
en计数使能
load同步装载
data(装载)数据输入,位宽为10
输出端口:
q计数输出,位宽为10
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYCNT1024IS
PORT(CLK,RST,EN,LOAD:
INSTD_LOGIC;
DATA:
INSTD_LOGIC_VECTOR(9DOWNTO0);
Q:
OUTSTD_LOGIC_VECTOR(9DOWNTO0));
ENDCNT1024;
ARCHITECTUREONEOFCNT1024IS
BEGIN
PROCESS(CLK,RST,EN,LOAD,DATA)
VARIABLEQ1:
STD_LOGIC_VECTOR(9DOWNTO0);
BEGIN
IFRST='1'THEN
Q1:
=(OTHERS=>'0');
ELSIFCLK='1'ANDCLK'EVENTTHEN
IFLOAD='1'THEN
Q1:
=DATA;
ELSE
IFEN='1'THEN
Q1:
=Q1+1;
ENDIF;
ENDIF;
ENDIF;
Q<=Q1;
ENDPROCESS;
ENDONE;
2.看下面原理图,写出相应VHDL描述
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYTRI_STATEIS
PORT(E,A:
INSTD_LOGIC;
Y:
INOUTSTD_LOGIC;
B:
OUTSTD_LOGIC);
ENDTRI_STATE;
ARCHITECTUREBEHAVOFTRI_STATEIS
BEGIN
PROCESS(E,A,Y)
BEGIN
IFE='0'THEN
B<=Y;
Y<='Z';
ELSE
B<='Z';
Y<=A;
ENDIF;
ENDPROCESS;
ENDBEHAV;
二、
1.什么是边界扫描测试技术?
它解决什么问题?
1.简述MAX+PLUSⅡ的设计流程。
4.设计时怎样选择CPLD和FPGA芯片?
2.利用MAX+PLUSⅡ库中元器件D触发器(图形符号见图1)和与元件例化,完成如下图所示的电路设计。
二、简答题
2.在可编程逻辑电路设计中竞争和冒险是怎样产生的,如何避免。
答:
当某一时刻同时有一个以上的信号发生变化时容易产生毛刺;组合逻辑电路是会产生竞争冒险的。
避免方法:
(1)增加延时时间短的引脚的传输路径使引脚间的传输时间相同即信号同时发生变化。
(2)增加同步电路(3)改变编码方式
3.什么是边界扫描测试技术?
它解决什么问题?
答:
边界扫描测试技术(BoundaryScanTesting,BST),主要用于解决可编程逻辑器件芯片的测试问题。
这种测试可在器件正常工作时捕获功能数据。
器件的边界扫描单元能够迫使逻辑追踪引脚信号,或是从引脚或器件核心逻辑信号中捕获数据。
强行加入的测试数据串行地移入边界扫描单元,捕获的数据串行移出并在器件外部同预期的结果进行比较。
标准的边界扫描测试只需要五根信号线,即TDI(测试数据输入)、TDO(测试数据输出)、、TRST(测试复位输入)TMS(测试模式选择)和TCK(测试时钟输入),TRST能够对电路板上所有支持边界扫描的芯片内部逻辑和边界管脚进行测试。
应用边界扫描技术能够增强芯片、电路板甚至系统的可测试性。
4.简述MAX+PLUSⅡ的设计流程。
答:
MAX+PLUSⅡ的设计过程包括设计项目的建立与设计的输入、设计编译、设计校验(仿真和定时分析)、器件编程四个步骤。
设计输入:
可以采用原理图输入、HDL语言描述、及波形输入等几种方式。
设计编译:
先根据设计要求设定编译参数和编译策略,如器件的选择、逻辑综合方式的选择等。
然后根据设定的参数和策略对设计项目进行网表提取、逻辑综合和器件适配,并产生报告文件、延时信息文件及编程文件,供分析仿真和编程使用。
设计校验(项目仿真):
包括功能仿真、时序仿真和定时分析,可以利用软件的仿真功能来验证设计项目的逻辑功能是否正确。
器件编程与验证:
用经过仿真确认后的编程文件通过编程器(Programmer)将设计下载到实际芯片中,最后测试芯片在系统中的实际运行性能。
在设计过程中,如果出现错误,则需重新回到设计输入阶段,改正错误或调整电路后重复上述过程。
4.设计时怎样选择CPLD和FPGA芯片?
答:
从以下几个方面进行选择:
1.逻辑单元
CPLD中的逻辑单元是大单元,通常其变量数约20~28个。
FPGA逻辑单元是小单元,其输入变量数通常只有几个,
2.内部互连资源与连线结构
FPGA单元小、互连关系复杂,所以使用的互连方式较多。
CPLD不采用分段互连方式,它使用的是集总总线。
3.编程工艺
CPLD属于只读(ROM)型编程,可以反复编程,但它们一经编程,片内逻辑就被固定,如果数据改变就要进行重新擦写。
FPGA芯片采用RAM型编程,功耗低,但掉电后信息不能保存,必须与存储器联用。
每次上电时须先对芯片配置,然后方可使用。
4.规模
逻辑电路在中小规模范围内,选用CPLD价格较便宜,能直接用于系统。
对于大规模的逻辑设计,则多采用FPGA.
5.FPGA和CPLD封装形式的选择
FPGA和CPLD器件的封装形式很多。
同一型号的器件可以多种不同的封装。
三、知上升沿控制的D触发器(原
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