基于FPGA的信号发生器的设计说明.docx

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基于FPGA的信号发生器的设计说明

目录（修改过）

任务书

I

开题报告

n

指导教师审查意见

评阅教师评语••…

IV

答辩会议记录…

V

中文摘要

外文摘要…………

VD

1引言5

1.1课题来源5...

1.2课题研究的研究背景5..

1.3国外的发展现状、发展趋势及存在的主要问题5.

1.4课题研究的指导思想与技术路线6..

2FPGA的信号发生器设计指标7

3FPGA信号发生器设计方案选择

4主要器件介绍（包括FPGA、DAC、运放等）

5信号发生器硬件设计

5.1总体设计框图（包括FPGA、DAC、信号放大等）

5.2基于FPGA的DDS设计原理

5.3LPF低通滤波

5.4VGA电路及PA电路

6信号发生器软件设计

6.1顶层原理图

6.2正弦波产生模块

6.3三角波产生模块

6.4方波产生模块7

7波形仿真结果20

8总结25

致26

信号发生器是实验室的常用仪器之一，设计信号发生器具有实际应用的意义。

而采用FPGA的方法设计信号发生器可以产生频率比较高的信号，例如频率为几M的正弦波。

通常正弦波产生的方法是采用MCU+DDS的方法，但是由于DDS的造价比较高，所以在指标要求不高的情况下，可以使用FPGA来实现DDS频率合成的原理来产生较高频率的正弦波，任意波形的信号也是如此。

课题《基于FPGA的信号发生器的设计》主要研究容为DDS基数及其FPGA的实现。

其目的在于让设计者能掌握DDS的原理及其设计思路，具体的了解EDA技术流程，熟悉硬件描述语言设计功能电路，并最终检验设计的设计能力。

随着我国的经济日益增长，社会对电子产品的需求量也就越来越大，目前，我国的电子产品市场正在迅速的壮大，市场前景广阔。

FPGA（Field

ProgrammableGateArray,现场可编程门阵列）在现代数字电路设计中发挥着越来越重要的作用。

FPGA/CPLD（ComplexProgrammableLogicDevice）所具有的静态可重复编程和动态在系统重构的特性，使得硬件的功能可以像软件一样通过编程来修改，这样就极提高了电子系统设计的灵活性和通用性，缩

短了产品的上市时间并降低可电子系统的开发成本，且可以毫不夸地讲，

FPGA/CPLDE完成任何数字器件的功能，从简单的74电路到高性能的CPU它的影响毫不亚于20世纪70年代单片机的发明和使用。

现在随着电子技术的发展，产品的技术含量越来越高，使得芯片的复杂程度越来越高，人们对数万门乃至数百万门设计的需求也越来越多，特别是专用集成电路（ASIC）设计技术的日趋进步和完善，推动了数字系统设计的迅速发展。

仅靠原理图输入方式已不能满足要求，采用硬件描述语言VHDL的设计方式应运而生，解决了传统用电路原理图设计大系统工程时的诸多不便，成为电子电路设计人员的最得力助手。

设计工作从行为、功能级开始，并向着设计的高层次发展。

这样就出现了第三代EDA系统，其特点是高层次

设计的自动化。

第三代EDA系统中除了引入硬件描述语言，还引入了行为综合工具和逻

辑综合工具，采用较高的抽象层次进行设计，并按层次式方法进行管理，可大大提高处理复杂设计的能力，缩短设计周期，综合优化工具的采用使芯片的品质如面积、速度和功耗等获得了优化，因而第三代EDA系统迅速得到了

推广应用。

目前，最通用的硬件描述语言有VHDL和VerilogHDL两种，现在大多设计者都使用93年版标准的VHDL并且通过了IEEE认定，成为世界围通用的数字系统设计标准。

VHDL是一种新兴的程序设计语言，使用VHDL进行设计其性能总是比常规使用CPU或者MCU勺程序设计语言在性能上要高好几个数量级。

这就是说，在传统上使用软件语言的地方，VHDL语言作为一种新的实

现方式会应用得越来越广泛。

本课题设计是采用美国Altera公司的FLEX10K10器件，使用的是Altera公司的EDA软件平台Maxplus-I可编程逻辑器件开发软件。

基于EDA工具的FPGA/CPLD的开发流程CPLD/FPGA器件的设计一般可分为设计输入、

设计实现和编程三个设计步骤：

1.设计输入方式主要由文本输入和图形输入两种，可根据需要选择，也可混合输入。

EDA工具会自动检查语法；

2.设计实现阶段EDA工具对设计文件进行编译，进行逻辑综合、优化，并针对器件进行映射、布局、布线，产生相应的适配文件；

3.编程阶段EDA软件将适配文件配置到相应的CPLDZFPGA器件中，使其能够实现预期的功能。

信号发生器是数字设备运行工作中必不可少的一部分，没有良好的脉冲信号源，最终就会导致系统不能够正常工作，更不必谈什么实现其它功能了。

不论是处于开发还是故障检修阶段，输出标准且性能优秀的信号发生器总是能够带来工作效率的大幅提升，使新产品有一个标准的信号源、损坏的系统得到正确校验，不会被一些故障所蒙蔽。

在传统的信号发生器中，大都使用分立元件,而且体积庞大携带不便，且大部分只能输出一种脉冲信号波形。

在设计领域，不管采用什么技术生产，生产的产品用在哪里，其产品设计的宗旨都是离不开以下几点：

实用性高、成本低、可升级、功能完善可扩展等！

使用专用的数字电路设计的信号发生器，设备成本高、使用复杂。

基于以上考虑，在中小型数字电路的设计和测试中，迫切需要设计一种小型易用成本低廉的信号发生器。

此课题的设计以小型经济，集成度高，性能稳定，使用方便为指导，在功能上力求完善实用，同时兼顾商业价值与应用价值的体现

1引言

1.1课题来源

省电子设计竞赛题目

1.2课题研究的研究背景

DDS技术具有频率切换时间短，频率稳定度高，输出信号的频率和相位可以快速程控切换，输出相位可连续，可编程以及灵活性大等优点，它以有别与其他频率合成方法的优越性能和特点成为现代频率合成技术中的佼佼者。

DDS广泛用于接受机本振、信号发生器、仪器、通信系统、雷达系统等，尤其适合跳频无线电通信系统。

EDA技术依靠功能强大的电子计算机，在EDA工具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、简化、分割、综合、优化和仿镇，直至下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC芯片中，实现即定的电子电路设计功能。

EDA技术使得电子电路设计者的工作仅限于利用硬件描述语言和EDA软件平台来完成对系统硬件功能的实现，极提高了设计效率，缩短了设计周期，节省了设计成本。

由此可知，对课题的深入研究设计，对于电子信息专业的毕业生有相当重大的意义。

1.3国外的发展现状、发展趋势及存在的主要问题

直接数字频率合成技术（DDS）的理论早在20世纪70年代就被提出，它的基本原理就是利用采样定理，通过查表发产生波形。

由于硬件技术的限制，DDS技术当时没能得到广泛应用。

但是随着大规模集成电路的飞速发展，DDS技术的优越性已逐步显现出来。

今天DDS技术凭借其优越的性能已成为现代频率合成技术中的佼佼者，广泛用于接受机本振、信号发生器、仪器、通信系统、雷达系统等，尤其适合跳频无线电通信系统。

不少学者认为，DDS是产生信号和频率的一种理想方法，发展前景十分广阔。

而EDA技术更是现代电子设计技术的核心。

20世纪90年代以来，微电子工艺有了惊人的发展。

为了满足千差万别的系统用户提出的设计要求，最好的办法是由用户自己设计芯片。

这个阶段发展起来的EDA工具，目的是在设计前期将原来设计师从事的许多高层次设计工作改由工具来完成。

设计师通过一些简单标准化的设计过程，利用微电子厂家提供的设计库来完成数万门ASIC和集成系统的设计与验证。

这样就对电子技术的工具提出了更高的要求，提供了广阔的发展空间，促进了EDA技术的形成。

今天，EDA技术已经成为电子设计的重要工具，无论是设计芯片还是设计系统，如果没有EDA工具的支持，都将是难以完成的。

EDA工具已经成为现代电路设计工程师的重要工具，正在发挥越来越重要的作用近几年，随着需求量的不断增加，FPGA的技术得到了迅速发展。

从器件的速度来看，已制成了80MHz时钟频率的高速器件，FPGA的速度已不再成为器件选择的障碍。

从集成度来看，实际使用器件已达13000门，可满足ASIC设计需求的75。

美国AT＆T在1994年第1季度，推出了门数高达12000~22000的FPGA器件（产品）。

从工艺上来看，目前正处于从0．8／Lm向0．7m过渡时期，最近已制成了0．6btm的器件。

从总的来看，现在的FPGA的性能相当于2.5/Lm时代的门阵列（1985年的水平），还没有达到固定标准结构程序阶段。

也可以说正处于从单一型供货向多种供货的转折期。

今后根据用户的需要将不断开发出速度更高，能满足用户价格条件及能成倍增加I／O引脚数的新型器件，以扩大用户的选择围。

随着通信设备的迅速更新换代并不断向智能化、多功能化发展，新的厂商不断出现，为保持竞争实力，必须采用FPGA设计的ASIC电路。

现在FPGA在通信中的应用越来越多，例如专用自动小交换机、多功能机、数字终端设备、区域网汇接站、数字信号处理、通信工具及自动化测试等，均广泛采用了FPGA及用?

PGA开发的ASIC电路。

我国近几年迅速发展起来的光通信系统中也较多地采用了FPGA器件。

倒如邮电部激光研究所开发的140Mb/s光缆通信系统中，光电端机设备采用了FPGA器件，设备已被用于京一汉一广（全长3074km）光缆工程中。

该所制作的565Mb/s光端机、光中继机也都采用了FPGA器件，已被用于一（全长383km）韵五次群光缆工程。

虽然FPGA有很多优点和广阔的发展空间，但是它也存在一些问题，例如FPGA—般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。

1.4课题研究的指导思想与技术路线

初定步骤为以下几点：

1、掌握总体设计原理，画出其电路方框图。

2、根据设计要求设计单元电路功能模块。

3、对各单元功能模块进行设计校验（包括功能仿真和时序仿真）

4、连接单元块组成总电路并进行校验。

5、将设计数据下载到器件并进行器件测试和验证，最终完成设计

1.4课题研究的指导思想与技术路线

（1）利用EDA技术，建立信号DDS产生模型，编写源程序，达到频率输出围1KHz-10MHz、频率步进100Hz、频率稳定度优于10-4、带50Q负载输出电压峰峰值大于1V等要求，完成硬件实现与测试。

重点研究容：

DDS原理与信号发生器模型；FPGA实现方法。

（2）要求达到：

1、软件仿真并硬件实现，可以演示；

2、查阅DDS、EDA、FPGA等相关科技文献；要求查阅近3年的科技文献为主，累计10篇以上（其中至少1篇外文文献）

（3）研究方法、步骤和措施

熟悉EDA技术是基础。

要做好EDA设计首先要了解EDA的设计流程，包括：

设计准备、设计输入、设计处理、设计校验、器件编程以及器件的测试和设计验证。

掌握好硬件描述是至关重要的。

理解DDS原理是关键。

只有在理解了DDS的基本原理后，才能构建好设计思路，直至最终完成设计。

2FPGA的信号发生器原理介绍

2.1关于FPGA的信号发生器的结构

目前传统的信号发生器是使用模拟电路或者专用芯片搭建而成,但是存

在频率不高,稳定性较差,且不易扩展和调试的缺陷;而采用DDS直接数字频率合成技术设计的信号发生器,改变了以往的设计思路,在精度、灵活性上大大超越了模拟信号发生器。

随着可编程逻辑器件FPGA的迅速发展[1],基于FPGA控制的DDS信号发生器使得电路设计更加简单,而且通过预留的端口可轻松进行二次开发。

本文通过AItera公司的EP1C12Q240C8芯片，成功实现了信号发生器。

信号发生器的设计是通过动态随机存取存储器（DRAM）将程序拷入

FPGA的主芯片中，然后通过晶振产生40MHZ的时钟频率输入FPGA芯片中控制信号的产生，再通过DAC输出波形。

：

2.2关于FPGA的信号发生器的工作原理

信号发生器的设计思路

1）基于FPGA的DDS电路

DDS技术原理框图如下图所示，起共组原理为根据时钟脉冲fc,N位相位累加器将频率控制字M循环累加，把相相加后的结果通过相位寄存器输出座位取样地址送入波形表存储器，波形表存储器根据这个地址值输出相应的波形数据。

最后，经D/A转换和滤波将波形数据转换成所需要的模拟不行输出。

因为理想单频信号可表示为f（t）=Ucos（2nfot+0o）⑴

当振幅U与初始相位0不随时间变化时，其频率就由相位唯一确定，即有

△0=2nfo△t

（2）

式中为一个采样周期厶t之间的相位增量。

△t=1/fc（3）

△0=Mn/2An（4）

故系统输出频率即为

Fc=Mfc/25（5）

本设计DDS俞出频率为10HZ-1MHZ且最小步进为10HZ根据上述DDS系统分析可知，DDS的最小分辨率为△fmin=fc/2An,本着满足并高于设计要求的原则，取系统式中频率fc为40MHZ得到相位累加器的位数M为30位，M最大为2A25，这样输出频率可达1HZ-1.2MHZ最小步进为1HZ兼顾到波形失真与FPGA芯片存储容量，波形的深度为4096个。

本设计方案采用FPGA实现DDS功能，FPGA艮据单片机产生的控制信号，在

波形存储器找到波形取值，输出到DAC电路，产生正弦波，方波和三角波。

本设计选用Altcra公司的cyclone系列FPGA器件EP1C6Q240C8用Quartusll编程实现。

顶层设计图入图

（2）所示，由BusCtrl控制模块，lpm_rom1三角波存储器模块，Ipm_rom2方波存储模块，BUS_CHOIC波形选择输出模块构成，各模块利用硬件描述语言（VHDL语言）设计。

其中，BusCtrl控制模块是单片机与FPGA的接口模块，接收单片机产生的控制信号ALE,CS,WR和单片机计算得到的频率和幅值相关的输入信号INPUT【7..0】。

输出频率控制字M【31..0】

2）DAC电路

为了保证输出信号频率稳定，DAC电路选用了10bit,40MHZ双向电流输出型的DAC0832芯片。

数据经采样输入，通过D/A转换。

结果由OUTP和OUTN输出，再经过SN10502运算放大器构成的减法电路实现电流转换成电压单向输出到后级应用。

3）VGA电路及PA电路鉴于频率越高信号幅度衰减越厉害，为使所有输出波形满足设计的需求，选

用增益可程控运放AD603芯片构成VGA，并通过合理设计控制电压，确保放大器的增益，在50Q负载条件下，输出正弦波信号在最大负载电流为100mA时电

压Uopp值在0--5V围平滑可调，同时还需兼顾输出方波和三角波，故需要贷款至少为10MHZ的运放。

综合以上几方面的技术需求，最终选用高速运放THS3001芯片构成PA。

4）LPF电路

为了保证最终波形的正确输出，必须加入LPF滤除高频分量。

同时，为了不使输出的方波和三角波失真，又必须包含该波形的高次谐波，既最大谐波频率将达到7MHZ，所以滤波器的带宽也要保证10MHZ0

2.3方案选择

方案1

采用DDS（直接数字频率合成器）来设计，设计总体框图如图2所示。

在设计界里众所周知，DDS器件采用高速数字电路和高速D/A转换技术，具有频率转换时间短、频率分辨率高、频率稳定度高、输出信号频率和相位可快速程控切换等优点，所以，我们可以利用DDS具有很好的相位控制和幅度控制功能，另外其数据采样功能也是极具精确和完善的，它可以产生较为精确的任何有规则波形信号，可以实现对信号进行全数字式调制。

频率控制字信号输出

时钟

DDS与FPGA总体设计图

方案2

采用震荡器频率合成方案。

具体方案如下：

首先通过频率合成技术产生所

需要频率的方波，通过积分电路就可以得到同频率的三角波，再经过滤波器就

可以得到正弦波。

其优点是工作频率可望做得很高，也可以达到很高的频率分

辨率；缺点是使用的滤波器要求通带可变，实现很难，高低频率比不可能做得

很高。

案;3

采用VHDL语言来编程，然后下载文件到FPGA来实现。

VHDL语言是电子设计领域的主流硬件描述语言，具有很强的电路描述和建模能力，能从多个层次对数字系统进行建模和描述，从而大大降低了硬件设计任务，提高了设计效率和可靠性，要比模拟电路快得多。

但是VHDL语言语法严格，显呆板，熟悉时间长，不够灵活。

你太适合新手来使用

由上述三个方案对比，选择第三个方案。

2.4各种信号产生的思路

1）正弦波

下图所示为正弦信号发生器的结构，共由4个部分组成：

顶层文件singt.vhd在FPGA中实现两个部分：

1、6位计数器产生地址信号；

2、存储正弦信号（6bits地址线，8bits数据线）的ROM，由LPM_ROM模

块实现，

LPM_ROM模块底层由FPGA的EAB、ESB或M4K来实现。

地址发生器的时钟频率CLK假设为fO，这里我们设定的地址发生器为6bit，

则周期为

2*6=64,所以一个正弦周期可以采样64个点，DAC后的输出频率f为：

f=fO/64

我们可以如下生成sin数据以用于查找表，双、单极性Sin（x）数据波形可如

下：

x=round（（sin（linspace（O,2*pi,64））+1）*127.5）；

在Matlab/Simulink的DSPBuilder下完成ROM波形数据文件的编写

x=round（（sin（linspace（O，2*pi，64））+1）*127.5）；reshape（x，8，8）'

ans=

12814O1521651761881982O8

21822623424O24525O253254

25525425325O24524O234226

2182O819818817616515214O

1281151O39O79675747

372921151O521

O1251O152129

37475767799O1O3115

复制这些数据或直接输入到mif表格中，如图。

通过ROM存储器将数据存入，然后通过程序来选择数据进行输出，最后得到正弦波。

2）三角波原理同上，MATLAB函数如下：

y=sawtooth（2*pi*50*x,0.5）;hp=plot（x,y）

3）锯齿波

MATLA函数如下：

y=sawtooth（2*pi*50*x,1）;hp=plot（x,y）

4）方波

MATLAB函数如下：

y=square（2*pi*50*x）;hp=plot（x,y）

3系统硬件设计

3.1器件芯片介绍

1）DAC0832芯片介绍

DAC0832是采样频率为八位的D/A转换芯片，集成电路有两级输入寄存器，使DAC0832芯片具备双缓冲、单缓冲和直通三种输入方式，以便适于各种电路的需要（如要求多路D/A异步输入、同步转换等）。

所以这个芯片的应用很广泛,关于DAC0832应用的一些重要资料见下图：

A转换结果采用电流形式输出。

若需要相应的模拟电压信号，可通过一个高输入阻抗的线性运算放大器实现。

运放的反馈电阻可通过RFB端引用片固有电阻，也可外接。

DAC0832逻辑输入满足TTL电平，可直接与TTL电路或微机电路连接。

DI0~DI7:

数据输入线，TLL电平

ILE:

数据锁存允许控制信号输入线，高电平有效。

CS片选信号输入线，低电平有效

WR1为输入寄存器的写选通信号。

XFER数据传送控制信号输入线，低电平有效

WR2为DAC寄存器写选通输入线

loutl:

电流输出线。

当输入全为1时loutl最大。

Iout2:

电流输出线。

其值与loutl之和为一常数

Rfb:

反馈信号输入线,芯片部有反馈电阻.

Vcc:

电源输入线（+5v~+15v）

Vref:

基准电压输入线（-10v~+10v）

AGND莫拟地,摸拟信号和基准电源的参考地.

DGND数字地,两种地线在基准电源处共地比较好.

2）JTAG调试接口

在FPGA开发过程中，JTAG是一个比不可少的接口，因为开发人员需要下载配置数据到FPGA。

在NiosII开发过程中，JTAG更是起着举足轻重的作用,因为通过JTAG接口，开发人员不仅可以对NiosII系统进行在线仿真调试,而且还可以下载代码或用户数据到CFIFlash中。

本课题的电路图如图所示的10针插座，其每个插针的信号定义见表

开发板上的JTAG调试插座

jtaG插座信号定义

注：

‘/'表示该插针没有任何信号。

3）晶振每个单片机系统里都有晶振，全程是叫晶体震荡器，在单片机系统里晶振的作用非常大，他结合单片机部的电路，产生单片机所必须的时钟频率，单片机的一切指令的执行都是建立在这个基础上的，晶振的提供的时钟频率越高，那单片机的运行速度也就越快。

晶振用一种能把电能和机械能相互转化的晶体在共振的状态下工作，以提供稳定，精确的单频振荡。

在通常工作条件下，普通的晶振频率绝对精度可达百万分之五十。

高级的精度更高。

有些晶振还可以由外加电压在一定围调整频率，称为压控振荡器（VCO）。

晶振等效电路如下：

Q

电路符号

当晶体不振动时，可把它看成一个平板电容器称为静电电容co,它的大小与晶片的几何尺寸、电极面积有关，一般约几个PF到几十PF。

当晶体振荡时，机械振动的惯性可用电感L来等效。

一般L的值为几十mH到几百mH。

晶片的弹性可用电容C来等效，C的值很小，一般只有0.0002〜O.lpF。

晶片振动时因摩擦而造成的损耗用R来等效，它的数值约为100Q。

3.2DDS信号产生的原理和性能特点

DDS的基本原理是利用采样定理，通过查表法产生波形。

DDS的结构很多种，其基本的电路原理可用下图来表示。

图7DDS产生原理图

相位累加器由N位加法器与N位累加寄存器级联构成。

每来一个时钟脉冲fs,加法器将频率控制字K与累加寄存器输出的累加相位数据相加，把相加后的结果送给累加寄存器的数据输出端。

累加寄存器将加法器在上一个时钟脉冲作用后产生的新相位数据反馈到加法器的输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加。

这样，相位累加器在时钟作用下，不断

对频率控制字进行线性相位累加。

由此可以看出，相位累加器在每一个时钟脉冲输入时，把频率控制字累加一次，相位累加器输出的数据就是合成信号的相位，相位累加器的益处频率就是DDS输出的信号频率。

用相位累加器输出的数据作为波形存储器（ROM）的相位取样地址，这样就把存储在波形存储器的波形抽样值（二进