ISE147教程.docx
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ISE147教程
ISE-14.7教程
XilinxISEDesignSuite14.7开发流程
1、打开ISEDesignSuite14.7
4、项目总览
5、项目创建完成
6、新建源文件
选择VerilogModule填入FileName然后next
端口可设置可不设置(这里我先设置了)
文件总览
7、编写硬件代码
8、编译文件,编译通过后可以查看RTl视图,或者添加ucf约束文件,也可以做仿真(参考ISim仿真)
9、添加ucf约束文件,跟建院文件一样,不过这里选择IMplementationConstraintsFile,填写Filename,然后next,接着finish
10、编写约束文件
10、再次编译
11、配置目标设备
12、下载到板子上
边缘扫描
初始设备(有的同学可能扫描不到设备,这可能是驱动没装好)
选择文件
选完之后不选SPiorBPIPROM选no(一般测试不选,如果要固化就可以选择)
确定一下文件是否选对了
烧录在第一颗芯片右键,然后点Program
烧录成功
13、观察板子现象(如果不正常,可查一下自己的代码有没有问题或者ucf约束文件有没有绑定好,如果没问题,在重新编译一次)
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- 特殊限制:
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