DSP结课考试题.docx
- 文档编号:25805626
- 上传时间:2023-06-15
- 格式:DOCX
- 页数:19
- 大小:113.97KB
DSP结课考试题.docx
《DSP结课考试题.docx》由会员分享,可在线阅读,更多相关《DSP结课考试题.docx(19页珍藏版)》请在冰豆网上搜索。
DSP结课考试题
DSP结课考试题
河北科技大学硕士学位研究生
2016——2017学年第二学期
《DSP器件原理及应用》课程期末考试试卷
学院研究生学院专业电子与通信工程姓名刘毅夫学号2201614032
题号一二三四五六七总分
得分
一、简述什么是DSP以及DSP的主要特点。
(10分)
二、简述C6000系列DSP的CPU内核的并行结构。
(10分)
三、简述C6000系列DSP片内两级存储器的结构原理。
(10分)
四、简述HPI接口工作原理。
(10分)
五、列举CCS开发环境几条主要的特色功能。
(10分)
六、简述DSP/BIOS与通用操作系统的区别及其基本的开发流程。
(10分)
七、所查找DSP相关片内外设基本工作原理描述。
(40分)
一、简述什么是DSP以及DSP的主要特点。
(10分)
答:
1、一般概念:
数字信号处理(DigitalSignalProcessing)以数字形式对信号进行采集、变换、滤波、估值、增强、压缩、识别等处理。
数字信号处理器(DigitalSignalProcessor)DSP芯片是一种特别适合于进行数字信号处理运算的微处理器,其主要应用是实时快速地实现各种数字信号处理算法。
数字信号处理不同于普通的科学计算与分析,它强调运算的实时性。
除了具备普通微处理器所强调的高速运算和控制能力外,针对实时数字信号处理的特点,在处理器的结构、指令系统、指令流程上作了很大的改进,其主要特点如下:
2、特点:
(1)在一个指令周期内可完成一次乘法和一次加法;
(2)程序和数据空间分开,可以同时访问指令和数据;
(3)片内具有快速RAM,通常可通过独立的数据总线在两块中同时访问;
(4)具有低开销或无开销循环及跳转的硬件支持;
(5)快速的中断处理和硬件I/O支持;
(6)具有在单周期内操作的多个硬件地址产生器;
(7)可以并行执行多个操作;
(8)支持流水线操作,使取指、译码和执行等操作可以重叠执行。
当然,与通用微处理器相比,DSP芯片的其他通用功能相对较弱些。
而且dsp还有的特点是可以进行大量的数据处理。
带来多处理单元和多数据链路。
其CPU结构的特点一般有以下6点:
1(运算能力强,在单指令周期类完成乘加运算。
(靠并行实现),专门的硬件乘累加器。
2(采用哈佛结构和流水线技术。
3.专用寻址单元:
芯片具有满足数字信号算法特殊要求的寻址方式和硬件。
4(数据交换能力高。
比如快速的McBSP和DMA通道。
5(多处理单元,支持并行处理指令等
6.丰富的外设和大量的片内存储器,片外大范围寻址空间
二、简述C6000系列DSP的CPU内核的并行结构。
(10分)
CPU内核的程序的执行部分,包括:
两个数据通道A和B;两个寄存器组A和B;每个数据通道有4个功能单元(.L/.S/.M/.D)
寄存器组B寄存器组A
.L1.S1.M1.D1.D2.M2.S2.L2
C6000与C5000的CPU不同它有8个字模块,从而大大提高了它的运行速度。
每个功能单元都有:
2个32位写口。
.L1,.L2,.S1和S2另有:
8位写口,支持40位操作数的读写,同一周期8个功能单元可并行使用。
但是每个单元都有自己具体的功能,不能相互的轮用,有一定的指令的分配工作,相互之间再进行配合。
个
单元的具体功能和执行操作如下表:
功能单元定点操作浮点操作
.L单元(.L1,.L2)32/40位算术和比较操作算术操作
32位中最左边1或0的位数计数转换操作
32位和40位计数DP?
SDINT?
DP
32位逻辑操作INT?
SP
.S单元(.S1,.S2)32位算术操作比较倒数和倒数平方根32/40位移位和32位位操作操作
32位逻辑操作绝对值操作
转移SP?
DP转换
常数产生
寄存器与控制寄存器传递(仅.S2)
.M单元(.M1,.M2)16×16乘法操作32×32乘法操作浮点乘法操作
.D单元(.D1,.D2)32位加、减、线性循环寻址计算5位常数偏移量双字读
5位常数偏移量取存取
15位常数偏移量取存(仅.D2)
CPU中有两个交叉通路1X和2X
1X:
允许A侧功能单元读取B组寄存器数据
2X:
允许B侧功能单元读取A组寄存器数据
每侧仅有一个交叉通路,在同一周期内从另一侧寄存器组读操作数只能一次,或者同时进行使用2个交叉通
路(1X和2X)的操作。
这样就实现了AB两个寄存器组的数据相互交互和相互配合的作用。
三、简述C6000系列DSP片内两级存储器的结构原理。
(10分)
两级高速缓存结构
L1的程序CacheRAM
CPU
L2数据部分A
Cache数据部分B
控制
EDMA
L1数据Cache
片内的第一级程序cache称为L1P,第一级数据cache称为L1D,程序和数据共享的第二级存储器称为L2。
访问L1Pcache阻塞:
CPU的取指访问如果命中L1P,将单周期返回需要的取指包。
如果没有命中L1P,但是命中L2,对C621x/C671x,CPU将被阻塞5个周期;对于C64x,CPU将被阻塞0,7个周期,具体数字取决于执行包的并行度以及当时所处的流水节拍。
访问L1Dcache阻塞:
CPU的数据访问如果命中L1D,将单周期返回需要的数据。
如果没有命中L1D,但是命中L2,对于
C621x/C671x,CPU将被阻塞4个周期;对于C64x,CPU将被阻塞2,8个周期。
四、简述HPI接口工作原理。
(10分)
HPI是HOSTPORTINTERFACE的简称。
HPI是一个与主机通信的并行接口,主要用于DSP与其他总线或CPU进行通信。
16-bit宽度的并行端口,主机/上位机掌管该接口的主控权,通过HPI可以直接访问C6000的存储空间,以及映射的外围设备,DMA控制器实现HPI与CPU存储空间的互连。
C6211/C6711中的HPI更有所加强:
1、不再借助DMA辅助通道。
2、硬件来处理读/写请求。
主机对HPI的访问操作:
1、初始化HPIC寄存器。
2、初始化HPIA寄存器。
3、从HPID寄存器读取/写入数据。
每次数据访问都需要进行两次存取,C6000芯片结构决定了与主机间所有的数据交换都是32-bit。
、不带地址自增的读操作。
2、带地址自增的读操作。
3、不带地址自增的写操作。
HPI的四种数据传输模式:
1
4、带地址自增的写操作。
五、列举CCS开发环境几条主要的特色功能。
(10分)
CCS是一种可视化集成开发环境,它集代码的编辑、编译、链接和调试等诸多功能于一体,具有强大的应用开发功能,其主要功能如下:
1、具有集成可视化代码编辑界面,可通过其界面直接编写汇编语言和C语言程序、.h头文件和.cmd命令文件等。
2、含有集成代码生成工具,包括汇编器、优化C编译器、链接器等,将代码的编辑、编译、链接和调试等诸多功能集成到一个软件环境中。
3、具有各种调试工具,包括加载执行文件(.out)、运行、单步操作、设置断点、查看寄存器、存储器、反汇编、变量窗口,评估程序的执行时间等功能,支持C源代码级调试,并支持多DSP的调试。
4、断点和探针工具,断点工具能在调试程序的过程中,完成硬件断点、软件断点和条件断点的设置;探针工具可将PC机数据文件中的数据传送到DSP,或者将DSP中的数据传送到PC机数据文件中,以便实现各种算法仿真和数据监视。
5、图形显示工具,可以将DSP程序生成的数据绘制成时域/频域图、眼图、星座图和图像等,以便于观察和分析,并能进行自动刷新。
6、提供通用扩展语言GEL(GeneralExtensionLanguage)工具,利用GEL扩展语言,用户可以编写自己的控制面板/菜单,设置GEL菜单选项,方便直观地修改变量,配置参数等。
7、开放式的插入架构技术,只需安装相应的驱动程序,就能够集成第三方的专业插件。
8、高性能编辑器支持汇编文件的动态语法加亮显示,使用户很容易阅读代码,发现语法错误。
六、简述DSP/BIOS与通用操作系统的区别及其基本的开发流程。
(10分)答:
?
、区别:
RTOS与其他操作系统不同的一个特征是:
它们必须至少有一个中断,其服务能保证在一个给定的时间内完成,而不论是否发生其他事情。
RTOS具有嵌入式软件共有的可裁剪、低资源占用、低功耗等特点
通用OS注重多个任务的平均表现性能,不注重个体表现性能。
实时操作系统注重的是个体表现,更准确地讲是个体最坏情况表现。
通用OS的基本设计原则是:
尽量缩短系统的平均响应时间并提高系统的吞吐率,在单位时间内为尽可能多的用户请求提供服务。
实时操作系统所遵循的最重要的设计原则是:
采用各种算法和策略,始终保证系统行为的可预测性(predictability)。
?
、DSP/BIOS基本开发流程
1.用配置工具建立应用程序用到的对象
2.保存配置文件,同时生成了在编译和链接应用程序时所需包括的文件
3.为应用程序编写一个框架,可以使用C,C++,汇编语言或任意的组合
4.在CCS环境下编译并链接程序
5.使用仿真器(或者使用初始硬件平台)和DSP/BIOS分析工具来测试应用程序
6.重复步骤1,5直到程序运行正确
7.当正式产品硬件开发好之后,修改配置文件来支持产品硬件并测试
七、所查找DSP相关片内外设基本工作原理描述。
(40分)
DSP之外部设备连接接口之EMIF
外部设备连接接口包括外部存储器连接接口(EMIF)、主机接口(HPI)等。
外部存储器接口主要用来同并行存储器连接,这些存储器包括SDRAM、SBSRAM、Flash、SRAM存储器等,外部存储器接口还可以同外部并行设备进行连接,这些设备包括并行A/D、D/A转换器、具有异步并行接口的专用芯片,并可以通过外部
存储器接口同FPGA、CPLD等连接;主机接口主要用来为主控CPU和C55x处理器之间提供一条方便、快捷的并行连接接口,这个接口用来对DSP进行控制、程序加载、数据传输等工作。
这里主要是EMIF。
EMIF输入输出信号图:
EMIF为3种类型的存储器提供了无缝接口:
1异步存储器,包括ROM,FLASH,异步SRAM
2同步突发静态存储器(SBSRAM)
3同步动态存储器(SDRAM)
异步存储器可以是静态随机存储器(SRAM)、只读存储器(ROM)和闪存存储器等存储器,在实际使用中还可以用异步接口连接并行A/D采样器件、并行显示接口等外围设备,但使用这些非标准设备时需要增加一些外部逻辑来保证设备的正常使用。
在使用外部存储器接口时应区分字寻址和字节寻址之间的区别,当TMS320C55x访问数据时,CPU用23位地址访问16位字,该方式下数据空间被分成128页,每页字长64K。
CPU访问程序代码时,用24位地址访问8位字节,DMA控制器访问存储器时也采用字节寻址方式。
如果多个请求服务同时到达,EMIF会根据每个请求优先级来进行处理。
最高为HOLD,最低为刷新。
对EMIF编程时,必须了解外部存储器地址如何分配给片使能空间,即CE空间,每个CE空间可以同那些类型的存储器连接,以及用那些寄存器位来配置CE空间。
TMS320C55x的外部存储器映射在存储空间的分布,相应于EMIF的片选使能信号,例如CE1空间的存储器,则必须将其片选引脚连接到EMIF的CE1引脚。
当EMIF访问CE1空间时,驱动CE1变低。
TMS320C5510外部存储器映射中的最高地址单独分配给CE3空间,或由CE3及内部的DSPROM共享。
这些地址的分配由CPU状态寄存器ST3_55中的MPNMC位来决定。
在DSP复位期间,MPNMC值取决于DSP的NP/MC引脚的信号电平。
可以使用全局控制寄存器EGCR和每个CE空间控制寄存器来配置CE空间。
对于每个CE空间,必须设置控制寄存器1中的以下域:
MTYPE指定存储器类型
MEMFREQ决定存储器信号的频率
MEMCEN决定CLKMEM引脚是输出存储器时钟信号,还是被拉成高电平
一定要对全局控制寄存器写如下控制位。
WPE对所有CE空间,使能或者禁止
NOHOLD对所有CE空间,使能或禁止HOLD请求
外部寄存器接口硬件连接与配置
外部存储器接口所支持的异步存储器接口、同步突发静态存储器接口和同步动态存储器接口都支持程序代码访问以及32位宽、16位宽和8位宽数据访问。
外部存储器的4个片选空间都可以单独进行设置,设置的内容包括存储器类型、存储器宽度、读写时序参数等内容。
本节将分别给出不同接口的硬件连接以及参数的设置。
1(异步存储器接口
异步存储器的类型多种多样,它们既包括静态随机存储器、闪存存储器、只读存储器等,又有先入先出存储器、双端口存储器等,这些存储器有着不同的特点,可以根据需要灵活选用。
外部存储器接口所支持的异步存储器接口、同步突发静态存储器接口和同步动态存储器接口都支持程序代码访问以及32位宽、16位宽和8位宽数据访问。
外部存储器的4个片选空间都可以单独进行设置,设置的内容包括存储器类型、存储器宽度、读写时序参数等内容。
AM29LV320D是一种大容量的闪存存储器,存储容量可以达到2M字/4M字节,数据总线宽度可以是8位或16位,下面给出AM29LV320D与DSP的连接关系示意图。
从图中可以看到C55x处理器与AM29LV320D的连接用了数据线D7-D0,在这种连接方式下AM29LV320D的DQ15/A-1引脚应当作为地址线A-1来使用,处理器的地址总线A[21:
0]接到AM29LV320D的A[20:
-1],AM29LV320D的BYTE#信号接地,RESET#接到系统复位信号,写保护/快速编程WP#/ACC引脚接高电平。
AM29LV320D的读写时序,如图5-5和图5-6所示,从时序图中可以看到该芯片的一个读写周期最短为90ns或120ns,而数字信号处理器的CLKOUT时钟是DSP主时钟的1/1、1/2、1/3、1/4、1/5、1/6、1/7或1/8,如果DSP运行在200MHz,则DSP一个时钟周期为5ns,如果不能让DSP的读写时序同AM29LV320D的读写时序相匹配,就无法实现正确的读写。
调整DSP的读写时序有两种方法,一种是将AM29LV320D的RY/BY信号接到DSP的ARDY信号上,通过硬件等待信号实现二者读写时序的同步,另外一种方法是通过软件设置外部存储器接口寄存器实现正确读写。
方法1使用简单,但灵活性不强,如果DSP通过外部存储器接口连接多个芯片,这种方法就不能使用,软件设置的方法灵活、方便,推荐使用该种方法设置外部存储器接口的读写时序。
当CLKOUT为4分频时,设置建立时间为1个时钟周期,选通时间为4个时钟周期,保持时间为2个时钟周期就可以正确读取AM29LV320D存储器。
外部存储器接口为每个片选空间都提供了独立的片选控制寄存器,通过这些寄存器可以设置寄存器类型,读/写时序以及超时时钟周期数,具体可参见下表。
片选控制寄存器1(CEx_1)
位字段数值说明
保留15~13Reserved
存储器类型000b
14~12MTYPE
8位宽异步存储器001b
16位宽异步存储器010b
32位宽异步存储器011b
32位宽同步动态存储器(SDRAM)100b
32位宽同步静态突发存储器(SBSRAM)101b~111b
保留
读建立时间11~8READSETUP1~15
读选通时间7~2READSTROBE1~63
读保持时间1~0READHOLD0~3
片选控制寄存器2(CEx_2)
位字段数值说明
15~0
读延长保持时间EXTENEDHOLDREAD
14~313~0
写延长保持时间EXTENEDHOLDWRITE
12~311~1
写建立时间WRITESETUP
8~15
1
写选通时间7~2WRITESTROBE
~63
0
写保持时间1~0WRITEHOLD
~3片选控制寄存器3(CEx_3)
位字段数值说明
1Reser
保留
5~8ved
超时字段(同步存储器超时字段无效)
0
超时功能被禁止7TIME
1?
N
当ARDY信号为低超过N个时钟周期,则发生超~0OUT
?
255
时错误
因此,使用异步存储器要注意的问题是:
1外部存储器连接信号
2EMIF对异步存储器的配置
3EMIF异步读操作
4EMIF异步写操作
5随就绪信号(ARDY)插入的额外周期
2(同步突发静态存储器(SBSRAM)同步突发静态存储器是一种高密度、高速的存储器,同同步动态存储器相比,同步静态存储器不需要刷新,访问更加方便、快捷。
TMS320C55x外部存储器接口支持32位宽无校验同步突发管道型静态存储器,同步突发静态存储器的工作频率在与CPU时钟同频或CPU时钟频率的1/2。
SBSRAM有流水和流通两种类型,但EMIF只支持流水型,在相同吞吐量的情况下,可以工作在更高的频率。
同步突发静态存储器所使用的信号包括数据总线D[0..31]、地址总线A[21..0]、片选信号CE0-CE3、字节使能信号BE0-BE3,此外还有SBSRAM地址选通信号。
SSADS、输出使能信号SSOE、写使能信号SSWE和存储器接口时钟CLKMEM。
接下来给出C55x外部存储器接口同32位无校验管道型SBSRAM的连接图。
图中SBSRAM占用CE0空间,SBSRAM的MODE信号接到低电平使SBSRAM工作在线性突发模式,其他未用的SBSRAM信号如ZZ、ADV、ADSP和GW信号都接成非活动状态。
如果所用的SBSRAM是有校验型存储器,连接时则应注意SBSRAM的校验信号DQP[d:
a]应当接地以减少功率消耗。
如果要使用SBSRAM的电源关闭模式,可以将SBSRAM的ZZ引脚同C55x的通用输入输出引脚相连接,通过通用输入输出引脚控制SBSRAM是否进入电源关闭模式。
控制SBSRAM接口的寄存器包括EMIF全局控制寄存器和片选控制寄存器CEx_1,接下来给出SBSRAM所需设置字段表。
SBSRAM需要设置字段
所在寄存器位字段名称数值说明
片选控制寄存141
32位宽SBSRAMMTYPE
器~1200b
0
CLKMEM频率
全局控制寄存11MEMFRE00b
CLKOUT频率器~9Q0
CLKOUT频率除2
01b
后写使能
全局控制寄存0
禁止后写7WPE
器1
后写使能
存储器时钟使能
全局控制寄存0
CLKMEM保持高电平5MEMCEN
器1
CLKMEM输出使能
外部保持控制
全局控制寄存0
允许外部保持0NOHOLD
器1
禁止外部保持
3(同步突发动态存储器(SDRAM)
TMS320C55x外部存储器接口支持16位、32位宽,64M位和128M位SDRAM,SDRAM可以工作在
C55x频率的1/2或1/1。
SDRAM接口专用信号包括SDRAM行选通信号SDRAS、列选通信号SDCAS和写使能信号SDWE,
SDA10信号在ACTV命令时作为行地址信号,在读写操作时作为预加电使能信号,在DCAB命令下为高,
保持模式下为高阻态。
SDRAM操作时需要一系列命令来支持其运行,下面给出命令列表。
C55xEMIF接口SDRAM命令
命令说明
关闭所有边界DCAB
打开所选择边界和所选择行ACTV
输入起始列地址开始读操作READ
输入起始列地址开始写操作WRT
配置SDRAM模式寄存器MRS
自动循环刷新地址REFR
不进行操作NOP
在进行SDRAM操作时需要修改EMIF全局控制寄存器和片选控制寄存器1,接下来给出SDRAM所需
设置字段表。
所在寄存器位字段名称数值说明
CLKMEM频率
000b
全局控制寄存器CLKOUT频率11~9MEMFREQ
001b
CLKOUT频率除2
后写使能
0
全局控制寄存器禁止后写7WPE
1
后写使能
存储器时钟使能
0
全局控制寄存器CLKMEM保持高电平5MEMCEN
1
CLKMEM输出使能
外部保持控制
0
全局控制寄存器允许外部保持0NOHOLD
1
禁止外部保持片选控制寄存器132位宽或16位宽SDRAM14~12MTYPE011b除了设置以上寄存器以外还需要设置SDRAM控制寄存器。
SDRAM控制寄存器1
字
位初始值说明
段
T
从刷新命令REFR到REFR/MRS/ACTV命令间隔15~11R1111b
CLKMEM周期数
C
S
D
SDRAM宽度
10SI0
0:
16位宽1:
32位宽
Z
E
SDRAM容量9S0
0:
64M位1:
128M位D
W
ID
R
刷新使能F
81
0:
禁止刷新1:
允许刷新E
N
T
从ACTV命令到READ/WRITE命令CLKMEM周期R
7~40100
数C
D
T
从DCAB命令到REFR/ACTV/MRS命令CLKMEM周
3~0R100
期数
P
SDRAM控制寄存器2
位字段初始值说明
0:
SDRAM数据总线接口为16位宽1
SDACC0
1:
SDRAM数据总线接口为32位宽0
911
ACTV/DCAB/REFR延迟CLKMEM周期数TMRD
~8b
711
SDRAS信号有效时持续CLKMEM周期数TRAS
~411b
3TACTV2A11
SDRAS到SDRAS有效延迟CLKMEM周期数
~0CTV11b
SDRAM周期寄存器和计数寄存器用来设置SDRAM的刷新周期,其中周期寄存器存放刷新所需
CLKMEM时钟周期数,计数寄存器存放刷新计数器当前计数值。
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- DSP 考试题