8位译码器doc.docx
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8位译码器doc
位译码器设计报告
1■设计思路
4位译码器
图18位译码器设计流程图
利用2位译码器先组合成4位译码器,然后用4位译码器组合成8位译码器
2.2位译码器代码
a
(1)(0)
y(3)
(2)
(1)(0)
00
0001
01
0010
10
0100
11
1000
表12位译码器真值表
可以得到表达式y(0)=a
(1)'anda(0)'
y
(1)=a
(1)'anda(0)
y
(2)=a
(1)anda(0)'
y(3)=a
(1)anda(0)
由此表达式可以得到2位译码器VHDL代码libraryieee;
useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;
useieee.std_logic_arith.all;librarywork;
entity2yimaISPORT(
a:
INSTD_LOGIC_VECTOR(1downto0);y:
OUTSTD_LOGIC_VECTOR(3downto0)
);
END2yima;
ARCHITECTUREencodeOF2yimaISBEGIN
process(a)
begin
y(O)v=(nota(0))and(nota
(1));y
(1)v=a(0)and(nota
(1));
y
(2)<=(nota(0))anda
(1);
y(3)<=a(0)anda
(1);
endprocess;
ENDencode;
由此的到2位译码器,然后由其组成4位译码器
2位译码器
.1
2位译码器
1n
采用原件例化语句可将4位译码器转化成2个2位译码器的组合
a:
INSTD_LOGIC_VECTOR(3downto0);
OUTSTD_LOGIC_VECTOR(15downto0)
);
END4yima;
ARCHITECTUREencodeOF4yimaIS
COMPONENT2yima
PORT(
a:
INSTD_LOGIC_VECTOR(1downto0);
y:
OUTSTD_LOGIC_VECTOR(3downto0)
);
ENDCOMPONENT;
signalx:
STD_LOGIC_VECTOR(3downto0);
signalz:
STD_LOGIC_VECTOR(3downto0);begin
u1:
2yimaPORTMAP(
a(0)=>a(0),--4位译码器的低两位的端口映射
a
(1)=>a
(1),
y=>x
);
4位译码器的高两位
u2:
2yimaPORTMAP(a(0)=>a
(2),a
(1)=>a(3),
的端口映射
y=>z
);process(a)
Libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
useieee.std_logic_arith.all;
librarywork;
Entity8yimaIS
PORT(a:
INSTD_LOGIC_VECTOR(7downto0);y:
OUTSTD_LOGIC_VECTOR(255downto0)
);
END8yima;
ARCHITECTUREencodeOF8yimaIS
COMPONENT4yima
PORT(
a:
INSTD_LOGIC_VECTOR(3downto0);
y:
OUTSTD_LOGIC_VECTOR(15downto0)
);
ENDCOMPONENT;
signalx:
STD_LOGIC_VECTOR(15downto0);
signalz:
STD_LOGIC_VECTOR(15downto0);begin
U3:
4yimaPORTMAP(
a(0)=>a(0),--8位译码器的低4位端口映射
a
(1)=>a
(1),
a
(2)=>a
(2),
a(3)=>a(3),
y=>x
);
U4:
4yimaPORTMAP(
a(0)=>a(4),
a
(1)=>a(5),--8位译码器的高4位的端口映射
a
(2)=>a(6),
a(3)=>a(7),
y=>z
);
process(a)
variablei:
integerrange0to15;
variablej:
integerrange0to15;
variabletemp:
integerrange0to256;begin
count1:
=0;
foriin0to15loop
--行循环和列循环,行和列各16位,交叉处
--形成与门的两个输入端,输出为与门的输出--端
forjin0to15loop
y(count1)<=x(i)andz(j);
count1:
=count1+1;
endloop;
endloop;
endprocess;
构成输出阵列所需要的与门个数为28+2*24+2*2*22=304
构成8位译码器需要4个2位译码器每个2位译码器需要的反相器位2个,故所需的总反相器个数位2*8=16个。
3输出端架构图
yy
7
4■结果分析
- 配套讲稿:
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- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 译码器 doc