基于D触发器的异步八进制计数器设计.docx

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基于D触发器的异步八进制计数器设计

深圳职业技术学院

ShenzhenPolytechnic

集成电路设计技术

课程设计报告

课落款称：

基于D触发器的异步八进制计数器设计

学院：

电子与通信工程学院

班级：

11微电子1班

组员：

学号：

指导教师：

2021年6月21日

摘要

计数器是数字系统中应用最普遍的时序逻辑部件之一，所谓计数器确实是计算输入脉冲的个数。

TannerResearch公司开发的基于Windows平台的用于集成电路设计的工具软件TannerEDA，对异步复位八进制计数器进行芯片原理图设计、输入、仿真和版图设计、DRC验证和LVS验证。

【关键词】计数器版图设计DRCLVS

Abstract

Thecounterisadigitalsystemthetimingofthemostwidelyusedoneoflogiccomponents,theso-calledcounteristocalculatethenumberofinputpulses.TannerResearchhasdevelopedaWindows-basedplatformforintegratedcircuitdesigntoolsTannerEDA,forasynchronousresetchipoctalcounterschematicdesignentry,simulationandlayout,DRCandLVSverificationverification

【Keyword】counterlayoutDRCLVS

绪论

当前，我国集成电路行业正处于进展的黄金时期，集成电路的设计、制造和封装测试都面临极大的进展机缘。

以后，集成电路器件的特点尺寸将从目前的深亚微米进入纳米量级，而且有可能将一个子系统乃至整个系统集成在一个芯片上。

今天，版图设计是在一个不断转变的环境中进行的。

软件工具和设计方式，运算机平台，工具厂商、客户，正在实现的应用，和咱们所面对的市场压力，所有这一切都在逐年转变着。

所有这一切转变已使该行业成为一个另人感爱好的行业，但不该该忘记的是，在制作优质版图后面的大体概念是基于物理特性和电学特性的，这是永久可不能改变的。

通过集成电路版图设计，依照版图设计的图形加工成光刻掩膜，能够将立体的电路系统转变成平面图形，再通过工艺制造还原成为硅片上的立体结构。

因此，版图设计是连接电路系统和制造工艺的桥梁，是进展集成电路必不可少的重要环节。

本文介绍的是基于D触发器的异步八进制加法计数器设计。

输入信号为时钟信号（上升沿触发）和异步复位信号（高电平有效），输出信号为Q0~Q2的计数信号（000~111）和count进位信号。

该计数器只要输入时钟信号和异步复位信号就能够自启动和自动循环计数。

该八进制计数器设计流程如下图。

设计要求原理图的设计与绘制原理图仿真

LVS验证版图的DRC验证版图设计

图集成电路设计流程

一、TannerEDA软件介绍

Tanner集成电路设计软件是由TannerResearch公司开发的基于Windows平台的用于集成电路设计的工具软件。

该软件功能十分壮大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。

其中的L-Edit版图编辑器在国内应用普遍，具有很高知名度。

L-EditPro是TannerEDA软件公司所出品的一个IC设计和验证的高性能模块，具有高效率，交互式等特点，壮大而且完善的功能包括从IC设计到输出，和最后的加工效劳，完全能够媲美百万美元级的IC设计软件。

L-EditPro包括IC设计（LayoutEditor）、自动布线系统（StandardCellPlace&Route）、线上设计规那么检查器（DRC）、组件特性提取器（DeviceExtractor）、设计布局与电路netlist的（LVS）、CMOSLibrary、MarcoLibrary，这些模块组成了一个完整的IC设计与验证解决方案。

L-EditPro丰硕完善的功能为每一个IC设计者和生产商提供了快速、易用、精准的设计系统。

本次设计采纳的是TannerEDA版本的软件，原理图及仿真采纳其中的S-Edit，T-Spice和W-Edit工具，版图的设计和设计规那么检查采纳的是L-Edit工具，最后的LVS验证采纳的是LVS工具。

二、异步八进制计数器设计

依照题目的要求设计一个八进制加计数器，即三位二进制加计数器，那么可用D触发器完成设计。

其中输入操纵信号Reset，输入时钟信号CLK，输出信号Q2Q1Q0count，时钟信号上升沿触发。

第一明确其功能并得出状态图，再依照状态图写出其鼓励表并得出相关的鼓励方程，进而画出电路图，最后依照电路图画出对应的版图。

2.1异步八进制计数器逻辑图设计

逻辑图和电路图设计，先写出鼓励表再列出鼓励方程进而取得电路图。

2.1.1状态图和鼓励表

依照要求，计数器的状态由时钟上升沿操纵，从000到111共八个状态，其中从111状态跳转到000状态时count输出高电平。

故可得出计数器的状态图如下图。

图八进制计数器状态图

由图可列出八进制计数器的鼓励列表，且关于某一输出，当其状态不发生反转时可取其时钟为“0”。

鼓励表如表所示（注：

表中

为触发器输出信号，

为触发器输入信号，

触发器时钟信号，C为进位信号）。

表异步八进制计数器鼓励表

C

0

0

0

X

0

X

0

1

1

0

0

1

0

0

0

1

X

0

1

1

0

1

0

1

0

0

0

1

0

X

0

X

0

1

1

0

1

1

0

0

1

1

1

1

0

1

0

1

1

0

0

0

1

0

0

X

0

X

0

1

1

1

0

1

0

1

0

1

X

0

1

1

0

1

1

1

0

0

1

1

0

X

0

X

0

1

1

1

1

1

0

1

1

1

X

0

X

0

0

1

0

0

0

1

依照上表可写出鼓励方程和时钟方程

2.1.2异步清零D触发器原理图

D触发器是一种延迟型触发器，在时钟脉冲的作用下，它能把从D端输入的信号同相位地传送到输出端，只是信号从输入到输出要延迟一段时刻，这段时刻一样可不能超过时钟脉冲的一个周期。

异步清零D触发器原理图如下图。

图异步清零D触发器原理图

端口描述：

D信号输入；RST异步清零，高电平有效；CLK时钟信号；输出：

QNQ。

工作原理：

该触发器为主从式异步清零D触发器。

假设RST输入信号为低电平，那时钟处在低电平常左上和右下传输门导通，主触发输入端D开始同意输入信号，右上及左下传输门不导通Q及NQ端输出为“0”和“1”；那时钟上升沿到来时左上和右下传输门不导通，左下和右上传输门导通，之前同意的信号锁存输出，即Q和NQ的输出波形维持不变。

当清零信号输入端“RST”的输入信号为“1”时，两个或非门的输出会变成“0”那么主触发锁存的信号被清零，输出端的信号也被清零且清零不受时钟操纵，即为异步清零。

2.1.3八进制计数器逻辑图

据方程得知咱们所用的D触发器的连接方式，其中依照D2D1D0可明白本电路需要用到三个D触发器，而且每一个D触发器的“非”输出都接到自身的D输入，时钟脉冲除第一级时钟接到时钟输入信号外其余的都接到前一级的“非”输出。

当计数到“111”后计数器进行进位，输出C为“1”，而且此动作要与CP脉冲同步，那么此功能利用三输入与门和D触发器来实现。

依照输入输出方程得出八进制加法计数器的逻辑图如下图。

图异步八进制计数器逻辑图

逻辑图端口描述：

输入操纵信号：

RESET实现异步清零；输入时钟信号：

CLK

输出信号：

Q0Q1Q2；输出进位端：

count实现计数进位。

2.2原理图仿真

当原理图成立好以后，要验证其连接是不是正确，只需要看其可否实现对应的功能。

因此需要咱们对原理图进行仿真，并通过仿真波形图来查看该原理图是不是正确。

本次仿真利用的是TannerEDA的T-Spice和W-Edit。

2.2.1异步清零D触发器原理图仿真

D触发器的仿真波形如下图。

图异步清零D触发器仿真波形

如下图，那时钟上升沿到来时输出跟从输入转变，当清零端信号为高电平常不管时钟沿是不是到来输出均为低电平。

该结果符合设计目标。

2.2.2八进制计数器原理图仿真

八进制计数器仿真波形如下图。

图八进制计数器仿真波形

如下图，那时钟上升沿到来时，输出信号岁时钟由“000”开始计数一直计到“111”，且当“111”变成“000”时仅为信号输出“1”。

当清零端信号为高电平常不管时钟沿是不是到来输出均为低电平。

该结果符合设计目标。

三、异步八进制计数器版图设计

版图设计是依照电子电路的性能要求和制造工艺的水平，依照必然的规那么，将电子线路图设计成光刻掩膜版图，这些掩模版图包括制造集成电路所用的阱、有源区、多晶硅、P+注入、N+注入、接触孔、通孔、多层金属连线等工序的几何图形。

版图是一组复合图，即由上述各个工序的图形叠加而成。

3.1集成电路版图设计规那么

集成电路版图设计规那么一样都包括以下4种规那么：

最小宽度：

版图设计时，几何图形的宽度和长度必需大于或等于设计规那么中最小宽度的数值。

1）最小间距：

在同一层掩膜上，图形之间的距离必需大于或等于最小间距。

2）最小包围：

N阱，N+和P+离子注入区在包围有源区时，必需有足够的余量，以确保即便显现光刻套准误差时，器件有源区始终在N阱，N+和P+离子注入区内。

3）最小延伸：

某些图形重叠于其他图形之上时，不能仅仅抵达边缘为止，还应该延伸到边缘之外一个最小长度。

本设计采纳的是TannerEDA工具提供的简化模型参数（2um硅栅）设计规那么，典型值如下：

μm×2μm；μμμμμm，金属层2的最小间距为4μm。

3.2异步清零D触发器版图设计

D触发器的版图采纳两行结构，组成该触发器的器件有反相器、传输门和二输入或非门。

在版图布局时将反相器和或非门放在中间，因为一根多晶直接延伸就容易形成栅极共用，源端或漏端也可共用，如此就能够够节省版图面积。

传输门要紧放在反相器及或非门的左侧，方便时钟CLK的连接和前一级D锁存器到后一级锁存器的连接。

如此就组成了D触发器的布局和线路的连接。

异步清零D触发器版图布局如下图。

VDD

非门

传输门

传输门

非门

或非门

传输门

传输门

非门

或非门

GND

图D触发器版图布局

异步清零D触发器版图如下图。

图异步清零D触发器版图

3.3异步八进制计数器版图设计

八进制计数器的总版图设计采纳直接挪用D触发器、反相器和三输入与非门版图再连线的方式完成。

总版图布局共分为3部份：

左侧的部份上面为进位处置D触发器，下面为Q2输出D触发器；中间部份上面为Q0输出D触发器，下面为Q1输出D触发器；右边部份为Q0、Q一、Q2输出信号到进位的处置部份，用三输入与非门和反相器组成。

通过镜像功能使得所有器件能够共用一个地，电源散布在版图的上下两头，如此就完成了八进制计数器的版图的布局。

然后再将版图中的输入输出端相连，并标出输出信号Q0，Q1，Q2,CLK端和输入操纵信号RESET端，如此就组成了一个八进制计数器总的版图。

结合异步八进制加法计数器原理图，为了减小芯片面积，为了使版图布局简单、布线简单，咱们把版图设置为矩形，布局设计如下图。

异步八进制加法计数器版图见附录1。

VDD

D触发器

D触发器

三输入与非门

非门

GND

D触发器

D触发器

VDD

图异步八进制加法计数器版图布局

四、DRC验证和LVS验证

版图验证是指采纳专门的软件工具，对版图进行几个项目的验证，包括版图是不是符合设计规那么、版图是不是和所设计的电路图一致、是不是存在短路、断路及悬空的节点。

只有通过验证的合格的版图，才能用来制作光刻掩膜版。

为了确保设计完成后流片成功，必需借助于运算机和EDA软件的壮大功能，对版图设计进行高效而全面的验证。

在本设计中，版图验证是八进制计数器版图设计中一个不可少的重要环节。

集成电路常规验证的项目包括以下5项：

（1）DRC（DesignRuleCheck）设计规那么检查；

（2）ERC（ElectricalRuleCheck）电学规那么检查；

（3）LVS（LayoutVersusSchematic）版图和电路图一致性比对；

（4）LPE（LayoutParasiticExtraction）版图寄生参数提取；

（5）PRE（ParasiticResistanceExtraction）寄生电阻提取；

在上述项目中，DRC和LVS是必需要做的验证，其余为可选项目。

而ERC一样在做DRC是同时完成，并非需要单独进行。

因此，本次将对DRC和LVS的验证方式进行详细的表达。

.1DRC验证

DRC验证是指在生产掩模版图形之前，依照设计规那么对版图几何图形的宽度、间距及层与层之间的相对位置等进行检查，以确保设计的版图没有违背预定的设计规那么，能在特定的集成电路制造工艺下流片成功，而且具有较高的成品率。

由于本次设计利用的是TannerEDA提供的入门级简化版设计规那么，DRC检查只需要按下L-Edit软件中的DRC按钮

就可进行DRC检查。

如下图，假设显现DRC错误那么按其提示进行修改，直至提示无DRC错误为止如下图。

图DRC错误提示图DRC检查通过

LVS验证

版图绘制完后，除通过设计规那么检查（DRC）外，还要与原理图进行对

比，以检查在版图中实际形成的电路的与原理图中的电路是不是一致。

实现LVS的步骤是第一让运算机依照提取规那么识别出版图中型成的晶体管、电阻、电容等大体电路元件和这些元件的连接关系，生成一个SPICE格式的电路网表，那个进程在L-Edit中称为提取（Extract）。

然后将提取的网表与原理图生成的网表用LVS进行对照。

为使运算性能够正确地进行提取，在上一章所设计的版图的基础上，咱们还需要进行一些标注，使机械能够找到输入、输出、电源和地等端子，因为这些信息在版图中尚未反映出来。

验证步骤如下：

一、标注端子（Pins）

关于不同层的标注需要选择对应的层再点击“Port”按钮进行标注。

二、提取电路网表

标注端子后，就能够够进行提取操作了，点击菜单中的“Extract”,将会

显现图所示的窗口，在不需要提取寄生参数时，直接点击“OK”即可。

图LVS电路网表提取

三、LVS验证

网表提取完成后就能够够打开LVS软件进行版图和电路图一致性比对，先新建一个LVS项目，在弹出的窗口中添加和修改好相应的参数就能够够进行LVS验证了。

通过反复的修改和验证直至取得如下图的结果即可。

图LVS完成

小结

最后咱们顺利地完成了异步八进制计数器的设计，这期间我不仅向教师请教设计进程中碰到的难题，也和同组同窗彼此研究讨论，通过本次课程设计，我再次温习了本学期所学的知识，把数字电子技术同版图设计相结合，对D触发器和版图的设计有了进一步的了解。

作品设计和报告撰写中的每一步，我都做了认真的考虑，在如此点滴考虑与考虑进程中，更清楚了解整个设计进程。

同时我也熟悉到，有些情形在理论上或看起来能够轻易实现，但在实际操作进程中却存在许多问题，有些问题通过咱们的讨论研究能够解决，可是有些问题难以解决。

这就需要咱们有专门好的耐心，和同意失败积存体会的精神。

在不断的实验进程中，领会并把握如何学习新知识的方式，体会务实求新的精神，学会如何从失败中总结吸取体会。

记得有如此一句话：

“还生命以进程”，很多时候结果并非是最重要的，往往咱们从那个进程中所学到的，才是其精华所在。

若是咱们一味的只追求结果，那么咱们极可能会失去那个进程所带给咱们的乐趣、体验乃至一切。

参考文献资料

1.数字电路EDA设计/顾斌等编著.西安电子科技大学出版社，（重印）

2.数字电子技术基础/刘守义，钟苏主编.——北京：

清华大学出版社，

——科学出版社，2007

4.专用集成电路设计基础/孙肖子等编著.——西安：

西安电子科技大学出版社,2003

附录1

异步八进制计数器总版图