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减法器论文
三江学院
本科课程设计(论文)
课题名称8位减法器的设计
电子系电子科学与技术(集成电路制造,
封装,太阳能电池及组装技术)专业
学号
学生姓名
指导教师
起讫日期2014.06.28~2014.07.5
工作地点新实验楼L519
摘要:
EDA是电子设计自动化的缩写,利用EDA工具,电子设计师可以从概念、算法、协议等开始设计电子系统,大量工作可以通过计算机完成,并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。
现在EDA广泛应用于机械、电子、通信、航空航天、化工、矿产生物、医学、军事等各个领域。
8位减法器作为数字电路的基础电路,也可以通过EDA设计实现其功能,并且广泛应用于各种电路。
关键词:
EDA;8位减法器;电路;
ABSTRACT
EDAistheabbreviationofelectronicdesignautomation,theuseofEDAtools,electronicstylistcanstartdesignfromconcept,algorithm,agreementandotherelectronicsystems,alotofworkcanbedonethroughthecomputer,andelectronicproductscanbefromcircuitdesignandperformanceanalysistodesigntheICterritoryorPCBlayoutthewholeprocessofcomputerautomaticprocessingiscompleted.EDAnowwidelyusedinmachinery,electronics,communications,aerospace,chemical,mineral,biological,medical,militaryandotherfields.Eightsubtracter,asthebasisofdigitalcircuitcircuitcanrealizeitsfunctionthroughtheEDAdesign,andiswidelyappliedinallkindsofcircuit.
Keywords:
EDA;Eightsubtracter;circuit;
目录
第一章绪论1
1.1EDA技术的简介1
1.2EDA技术的概念1
1.3EDA技术的应用1
第二章QuartusII软件平台2
2.1QuartusII软件的简介2
2.2QuartusII的功能2
第三章8位减法器的工作原理3
3.1半减器的工作原理3
3.1.1半减器原理3
3.1.2半减器的原理图3
3.2全减器工作原理4
3.2.1全减器原理4
3.2.2全减器真值表4
3.2.3全减器原理图4
3.38位减法器的原理5
第四章波形的仿真6
4.1半减器的波形图6
4.2全减器的波形图6
4.38位减法器的波形图6
结束语8
致谢9
参考文献10
附录11
附录一半减器的函数代码11
附录二全减器的函数代码12
附录三8位减法器的函数代码13
附录四芯片面积的占用情况15
附录五寄存器的使用情况16
第一章绪论
1.1EDA技术的简介
20世纪90年代,国际上电子和计算机技术较为先进的国家,一直在积极探索新的电子电路设计方法,并在设计方法、工具等方面进行了彻底的变革,取得了巨大成功。
在电子技术设计领域,可编程逻辑器件(如CPLD、FPGA)的应用,已得到广泛的普及,这些器件为数字系统的设计带来了极大的灵活性。
这些器件可以通过软件编程而对其硬件结构和工作方式进行重构,从而使得硬件的设计可以如同软件设计那样方便快捷。
这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念,促进了EDA技术的迅速发展。
EDA技术就是以计算机为工具,设计者在EDA软件平台上,用硬件描述语言VHDL完成设计文件,然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真,直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
EDA技术的出现,极大地提高了电路设计的效率和可操作性,减轻了设计者的劳动强度。
1.2EDA技术的概念
EDA技术是指以计算机为工作平台,融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果,进行电子产品的自动设计。
利用EDA工具,电子设计师可以从概念、算法、协议等开始设计电子系统,大量工作可以通过计算机完成,并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。
1.3EDA技术的应用
电子EDA技术发展迅猛,逐渐在教学、科研、产品设计与制造等各方面都发挥着巨大的作用。
在教学方面:
几乎所有理工科类的高校都开设了EDA课程。
主要是让学生了解EDA的基本原理和基本概念、鳞握用佃L描述系统逻辑的方法、使用扔A工具进行电子电路课程的模拟仿真实验并在作毕业设计时从事简单电子系统的设计,为今后工作打下基础。
具有代表性的是全国每两年举办一次大学生电子设计竞赛活动。
在科研方面:
主要利用电路仿真工具进行电路设计与仿真;利用虚拟仪器进行产品调试;将O)LI)/FPGA器件的开发应用到仪器设备中。
在产品设计与制造方面:
从高性能的微处理器、数字信号处理器一直到彩电、音响和电子玩具电路等,EDA技术不单是应用于前期的计算机模拟仿真、产品调试,而且也在P哪的制作、电子设备的研制与生产、电路板的焊接、朋比的制作过程等有重要作用。
可以说电子EDA技术已经成为电子工业领域不可缺少的技术支持。
第二章QuartusII软件平台
2.1QuartusII软件的简介
QuartusII是Altera公司的综合性PLD/FPGA开发软件,支持原理图、VHDL、VerilogHDL以及AHDL(AlteraHardwareDescriptionLanguage)等多种设计输入形式,内嵌自有的综合器以及仿真器,可以完成从设计输入到硬件配置的完整PLD设计流程。
QuartusII可以在XP、Linux以及Unix上使用,除了可以使用Tcl脚本完成设计流程外,提供了完善的用户图形界面设计方式。
具有运行速度快,界面统一,功能集中,易学易用等特点。
QuartusII支持Altera的IP核,包含了LPM/MegaFunction宏功能模块库,使用户可以充分利用成熟的模块,简化了设计的复杂性、加快了设计速度。
对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。
此外,QuartusII通过和DSPBuilder工具与Matlab/Simulink相结合,可以方便地实现各种DSP应用系统;支持Altera的片上可编程系统(SOPC)开发,集系统级设计、嵌入式软件开发、可编程逻辑设计于一体,是一种综合性的开发平台。
MaxplusII作为Altera的上一代PLD设计软件,由于其出色的易用性而得到了广泛的应用。
目前Altera已经停止了对MaxplusII的更新支持,QuartusII与之相比不仅仅是支持器件类型的丰富和图形界面的改变。
Altera在QuartusII中包含了许多诸如SignalTapII、ChipEditor和RTLViewer的设计辅助工具,集成了SOPC和HardCopy设计流程,并且继承了MaxplusII友好的图形界面及简便的使用方法。
AlteraQuartusII作为一种可编程逻辑的设计环境,由于其强大的设计能力和直观易用的接口,越来越受到数字系统设计者的欢迎。
2.2QuartusII的功能
QuartusII提供了完全集成且与电路结构无关的开发包环境,具有数字逻辑设计的全部特性,包括:
可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述,并将其保存为设计实体文件;芯片(电路)平面布局连线编辑;LogicLock增量设计方法,用户可建立并优化系统,然后添加对原始系统的性能影响较小或无影响的后续模块;功能强大的逻辑综合工具;完备的电路功能仿真与时序逻辑仿真工具;定时/时序分析与关键路径延时分析;可使用SignalTapII逻辑分析工具进行嵌入式的逻辑分析;支持软件源文件的添加和创建,并将它们链接起来生成编程文件;使用组合编译方式可一次完成整体设计流程;自动定位编译错误;高效的期间编程与验证工具;可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件;能生成第三方EDA软件使用的VHDL网表文件和Verilog网表文件。
第三章8位减法器的工作原理
3.1半减器的工作原理
3.1.1半减器原理
两个二进制数相减叫做半减,实现半减操作的电路称为半减器。
表1-1为半减器的真值表。
a为被减数,b为减数,c表示半减差,s表示向高位借位。
表1-1半减器真值表
a
b
c
s
0
0
0
0
0
1
1
1
1
0
1
0
1
1
0
0
从二进制数减法的角度看,真值表中只考虑了两个减数本身,没有考虑低位来的借位,这就是半减器的由来。
3.1.2半减器的原理图
半减器的原理图如图3-1
图3-1
3.2全减器工作原理
3.2.1全减器原理
全减器是两个二进制的数进行减法运算时使用的一种运算单元。
最简单的全减器是采用本位结果和借位来显示,二进制中是借一当二,所以可以使用个输出变量的高低电平变化来实现减法运算。
3.2.2全减器真值表
全减器真值表如下:
其中Ai和Bi表示二进制数的第i位,Di表示本位最终运算结果,即就是低位向本位借位或本位向高位借位之后的最终结果,Ci-1表示低位是否向本位借位,Ci表示本位是否向高位借位。
表3-2全减器真值表
Ai
Bi
Ci-1
Di
Ci
0
0
0
0
0
0
0
1
1
1
0
1
0
1
1
0
1
1
0
1
1
0
0
1
0
1
0
1
0
0
1
1
0
0
0
1
1
1
1
1
3.2.3全减器原理图
全减器原理图如图3-2
图3-2
3.38位减法器的原理
8位全减器原理图如图3-3
图3-3
第四章波形的仿真
4.1半减器的波形图
对半减器测试其功能的正确性,即逻辑仿真,建立波形图,输入信号节点,设置波形参量,设定仿真时间宽度,加上输入信号,波形文件存盘,运行仿真器,结果如图4-1。
图4-1
4.2全减器的波形图
对全减器测试其功能的正确性,即逻辑仿真,建立波形图,输入信号节点,设置波形参量,设定仿真时间宽度,加上输入信号,波形文件存盘,运行仿真器,结果如图4-2。
图4-2
4.38位减法器的波形图
对8位全减器测试其功能的正确性,即逻辑仿真,建立波形图,输入信号节点,设置波形参量,设定仿真时间宽度,加上输入信号,波形文件存盘,运行仿真器,结果如下图:
当a>b时,如图4-3
图4-3
当a=b时,如图4-4
图4-4
当a
图4-5
结束语
本设计在赵老师的悉心指导和严格要求下业已完成,从课题选择、方案论证到具体设计和调试,无不凝聚着赵老师的心血和汗水,也始终感受着导师的精心指导和无私的关怀,我受益匪浅。
在此向赵老师表示深深的感谢和崇高的敬意。
不积跬步何以至千里,本设计能够顺利的完成,也归功于各位任课老师的认真负责,使我能够很好的掌握和运用专业知识,并在设计中得以体现。
正是有了他们的悉心帮助和支持,才使我的毕业论文工作顺利完成,在此向三江学院,电子系的全体老师表示由衷的谢意。
感谢他们三年来的辛勤栽培。
致谢
历时将近几天的时间终于将这篇论文写完,在论文的写作过程中遇到了无数的困难和障碍,都在同学和老师的帮助下度过了。
尤其要强烈感谢我的论文指导老师—赵老师,她对我进行了无私的指导和帮助,不厌其烦的帮助进行论文的修改和改进。
另外,在校图书馆查找资料的时候,图书馆的老师也给我提供了很多方面的支持与帮助。
在此向帮助和指导过我的各位老师表示最中心的感谢!
感谢这篇论文所涉及到的各位学者。
本文引用了数位学者的研究文献,如果没有各位学者的研究成果的帮助和启发,我将很难完成本篇论文的写作。
感谢我的同学和朋友,在我写论文的过程中给予我了很多你问素材,还在论文的撰写和排版灯过程中提供热情的帮助。
由于我的学术水平有限,所写论文难免有不足之处,恳请各位老师和学友批评和指正!
参考文献
[1]潘松,黄继业.EDA技术与VHDL.清华大学出版社,2013.4.
附录一
半减器的函数代码如下
libraryieee;
useieee.std_logic_1164.all;
entitybanjianqiis
port(x,y:
instd_logic;
diff,s_out:
outstd_logic);
endentitybanjianqi;
architectureoneofbanjianqiis
begin
process(x,y)
begin
diff<=xxory;
s_out<=(notx)andy;
endprocess;
endarchitectureone;
附录二
全减器的函数代码如下
libraryieee;
useieee.std_logic_1164.all;
entityquanjianqiis
port(x,y,sub_in:
instd_logic;
diffr,sub_out:
outstd_logic);
endentityquanjianqi;
architectureoneofquanjianqiis
componentbanjianqi
port(x,y:
instd_logic;
diff,s_out:
outstd_logic);
endcomponent;
signalt0,t1,t2:
std_logic;
begin
u1:
banjianqiportmap(x=>x,y=>y,diff=>t0,s_out=>t1);
u2:
banjianqiportmap(x=>t0,y=>sub_in,diff=>diffr,s_out=>t2);
sub_out<=t1ort2;
endarchitectureone;
附录三
8位减法器的函数代码如下
libraryieee;
useieee.std_logic_1164.all;
entityjianfaqiis
port(a,b:
instd_logic_vector(7downto0);
sin:
instd_logic;
sout:
outstd_logic;
c:
outstd_logic_vector(7downto0));
endentityjianfaqi;
architectureoneofjianfaqiis
componentquanjianqi
port(x,y,sub_in:
instd_logic;
diffr,sub_out:
outstd_logic);
endcomponent;
signalt:
std_logic_vector(6downto0);
begin
u0:
quanjianqiportmap(x=>a(0),y=>b(0),sub_in=>sin,diffr=>c(0),sub_out=>t(0));
u1:
quanjianqiportmap(x=>a
(1),y=>b
(1),sub_in=>t(0),diffr=>c
(1),sub_out=>t
(1));
u2:
quanjianqiportmap(x=>a
(2),y=>b
(2),sub_in=>t
(1),diffr=>c
(2),sub_out=>t
(2));
u3:
quanjianqiportmap(x=>a(3),y=>b(3),sub_in=>t
(2),diffr=>c(3),sub_out=>t(3));
u4:
quanjianqiportmap(x=>a(4),y=>b(4),sub_in=>t(3),diffr=>c(4),sub_out=>t(4));
u5:
quanjianqiportmap(x=>a(5),y=>b(5),sub_in=>t(4),diffr=>c(5),sub_out=>t(5));
u6:
quanjianqiportmap(x=>a(6),y=>b(6),sub_in=>t(5),diffr=>c(6),sub_out=>t(6));
u7:
quanjianqiportmap(x=>a(7),y=>b(7),sub_in=>t(6),diffr=>c(7),sub_out=>sout);
endarchitectureone;
附录四
芯片面积的占用情况如图
附录五
寄存器的使用情况如图
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