基于EDA技术的卷积码性能仿真.docx
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基于EDA技术的卷积码性能仿真
《纠错码与差错控制》
课程报告
设计题目基于EDA技术的卷积码性能仿真
指导老师
院(系)信息科学与工程学院
班级11通信工程2班
学号
姓名
摘要
本文简明地介绍了卷积码的编码原理和译码原理,首先通过对卷积码的原理进行分析,然后用EDA技术设计卷积码编码器和译码器。
卷积码是一种性能优越的信道编码,其纠错性能常常优于分组码。
它的编码器比较容易实现,同时它具有较强的纠错能力。
随着纠错编码理论研究的不断深入,卷积码的实际应用越来越广泛。
卷积码作为通信系统中重要的编码方式,以其良好的编码性能,合理的译码方式,被广泛应用。
在阐述卷积码编译码器基本工作原理的基础上,给出了(2,1,6)卷积编码器和译码器的VHDL设计,在QuartusⅡ环境下进行了波形仿真,其结果表明了该编码器和编码器的正确性和合理性。
关键词:
卷积编码器QuartusⅡ仿真VHDL
ABSTRACT
Thisarticlebrieflyintroducestheprincipleofconvolutioncodecodinganddecoding.FirstlyweanalysistheprincipleofconvolutioncodeandthenuseEDAtechnologydesignconvolutioncodeencoderanddecoder.Convolutioncodeisakindofchannelcodingwiththesuperiorperformance,errorcorrectionperformanceisoftenbetterthantheblockcode.It'seasiertomakeencoderandithasstrongabilityoftheerrorcorrection.Withthedeepeningoferrorcorrectioncodingtheory,thepracticalapplicationofconvolutioncodemorewidely.Convolutioncodeasanimportantcommunicationsystemencoding,encodingitsgoodperformanceandreasonabledecodingmethod,iswidelyused.InexplainingtheconvolutionalcodingperformedonthebasisofthebasicworkingprincipleisgivenVHDLdesign(2,1,6)convolutionalencoderattheQuartusⅡwaveformsimulationenvironment,theresultsshowthattheencoderwithcorrectnessandrationality.
Keywords:
ConvolutioncodeencoderQuartusⅡThesimulationVHDL
目录
1.1卷积码的基本概念:
4
1.2编码原理:
4
1.3译码原理5
2.1设计思路6
2.2M模块6
2.3编码模块7
2.4译码模块8
2.5总设计9
3.1总结10
3.2参考文献10
1.1卷积码的基本概念:
卷积码(又称连环码),是由伊莱亚斯(P.Elis)提出的一种非分组码。
它把k比特信息段编成n比特的码组,该码组不仅同当前的k比特信息段有关,而且还同前面的(N-1)个信息段有关联(N为大于1的整数)。
通常,把卷积码记作(n,k,N),其中k为输入码元数,n为输出码元数,N为约束长度,表示编码器的存储器级数。
卷积编码属于信道编码,主要用来纠正码元的随机差错,它是以牺牲效率来换取可靠性,利用增加监督位,进行检错和纠错。
卷积码编码器是一个由k个输入端、n个输出端,且具有(N-1)节移位寄存器构成的有限状态记忆系统,通常称为时序网络。
1.2编码原理
卷积码的编码方法有三种运算方式:
离散卷积法、生成矩阵法和多项式乘积法。
此外,卷积码的编码过程还可以用状态图、码树图和网格图来描述。
本文设计的编码器原理图如下图所示,它为(2,1,6)卷积码编码器。
由上图可知,该编码器是一个(2,1,6)卷积编码器,即k=1(一个输入端)、n=2(两个输出端)、N=6。
设输入信息序列为u=(u0,u1,u2……),对应输出序列为c1=(c10,c11,c12,c13…),c2=(c20,c21,c22,c23…),其相应编码方程可写为:
C1=U*G
(1)C2=U*G
(2)。
式中“*”表示卷积运算,G
(1)和G
(2)表示编码器的两个冲激响应。
编码输出可由输入信息序列U和编码器的两个脉冲冲激响应的卷积得到,故称卷积码。
由于编码器有6级寄存器,所以冲激响应至多可持续到7位。
1.3译码原理
卷积码的解码可分为代数解码与概率解码2类。
大数逻辑解码器是代数解码最主要的解码方法,他既可用于纠正随机错误,又可用于纠正突发错误,但要求卷积码是自正交码或可正交码。
本文所选(2,1,6)系统自正交卷积码的大数逻辑解码器如下图所示。
图2中,I端输入信息码元,P端输入校验码元。
解码器把接收到的R(D)中的每一段信息元送入编码器中求出本地检验元,与其后面收到的检验元模2加。
若两者一致,则求出的伴随式分量si为0,否则为1。
把加得的值送入伴随式寄存器中寄存。
当接收完7个码段后开始对第0码段纠错,若此时大数逻辑门的输出为1,则说明第0码段的信息元有错。
这时正好第0子组的信息元移至解码器的输出端,从而纠正他们。
同时,纠错信号也反馈至伴随式寄存器修正伴随式,以消去此错误对伴随式的影响。
如果大数判决门没有输出,则说明第0子组的信息元没有错误,这时从编码器中直接把信息元输出。
图中,输入的数字序列,经串/并转换为两路,1路输出信息码元,2路输出校验码元。
解码器把接收到的1路中的每一段信息元送入编码器求出本地校验元,与其后面收到的校验元模2加。
若两者一致,则求出的伴随式分量为0,否则为1。
把加得的值送入伴随式寄存器中寄存。
当接收完码段后开始对第0码段纠错,若此时大数逻辑门的输出为1,则说明第0码段的信息元有错。
这时正好第0子组的信息元移至解码器的输出端,从而纠正它们。
同时,纠错信号也反馈至伴随式寄存器修正伴随式,以消去此错误对伴随式的影响。
如果大数判决门没有输出,则说明第0子组的信息元没有错误,这时从编码器中直接把信息元输出。
2.1设计思路
本实验采用由下而上的设计方法
2.2M模块
本实验设计M序列是为了做一个输入信号,本实验所做的编码译码都与这个有关,编码即对M序列进行编码。
M序列输出波形:
2.3编码模块
移位寄存器:
本次实验采用型号为74175的2个元件实现移位寄存器,一路直接接输出,另一路经过移位寄存器在XOR4后面接另一路输出。
结果会出现毛刺,对付毛刺需要采用D触发器。
型号为7474的元件提供2个D触发器,本实验就使用7474消除毛刺。
编码的电路图如下
编码模块的输出波形为:
由图中可以看出编码输出(bianmashuchu)是编码器输出的原信号(yuanout)和经过移位器存期的信号(juanout)的交替输出。
所以实验结果正确无误。
2.4译码模块
卷积码的解码可分为代数解码与概率解码2类。
大数逻辑解码器是代数解码最主要的解码方法,他既可用于纠正随机错误,又可用于纠正突发错误,但要求卷积码是自正交码或可正交码。
本文所选(2,1,6)系统自正交卷积码的大数逻辑解码器。
译码的电路图如下图
图不是十分清楚,总之就是通过原信号移位寄存器,通过卷积后的信号进行判断和纠正信号中的错位。
,图中4or4模块是我自制用判断输入4位中“1”的个数大于或等于3的元件。
其原理图如下
如上面所说,译码模块的并串的元件在外面。
M序列输出、编码输出和译码输出的波形图如下
2.5总设计
接下来就是各模块的连接了,其电路如下
设计的的波形图如下
3.1总结
本次课程设计过程中出现不少问题,大问题很少,小问题不断。
在老师和同学的帮助下,我解决不少问题。
从开始不会使用Quartus到用元件设计电路,我学会了分析问题和解决问题。
感觉和以往的课程式教育有所不同,这是靠自己想,靠自己去行动,老师不会主动帮你解决问题,自由自己发现问题,老师给你提供思路,感觉这种教育不是为了考试而考试,当然,这有利也有弊。
本次课程设计我选择的题目是对卷积码性能的仿真,一开始是感兴趣但很懵懂,接下来是体会到了技术的难度与复杂,我选择了使用VHDL语言编写程序,要来实现卷积码的仿真对我来说很困难。
通过查阅书籍和在网上查找资料,到最后论文撰写完毕时,虽然忽略掉了一些超越能力范围的编程和数学推导,但对于卷积码的编码与译码还是形成了一个比较清晰的知识结构。
我想,这对于日后的毕业设计以至于工作实践,都会有一个很好的指导作用。
在掌握了更加强大的数学工具之后,便可以更加细致精确的进行分析研究。
3.2参考文献
[1]刘爱莲.纠错码原理及MATLAB实现[M].北京:
清华大学出版社.2013.
[2]刘孙丽华,陈荣伶.信息论与纠错编码[M].北京:
电子工业出版社.2009.
[3]吴伟發.信息处理与编码[M].北京:
人民邮电出版社.1999.
[4]王新梅.肖国镇.纠错码-原理与方法[M].西安:
西安电子科技大学出版社.2001.
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