基于AD6644的中频数字处理模块的设计.docx

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基于AD6644的中频数字处理模块的设计

基于AD6644的中频数字处理模块的设计

　　摘要：

ＡＤ６６４４是ＡｎａｌｏｇＤｅｖｉｃｅｓ公司推出的新型ＡＤＣ器件，具有精度高、转换速度快等特点，是当前用于中频数字处理的优选器件。

阐述了基于ＡＤ６６４４的数字接收系统的组成，并详尽说明了中频数字处理模块及接口的设计。

关键词：

Ａ／Ｄ转换中频数字处理数字信号处理器

随着高速Ａ／Ｄ转换技术和ＤＳＰ技术的发展，中频数字处理技术亦得到发展。

中频数字处理技术是提高现代通信接收机性能的重要技术之一。

作为中频数字处理的核心器件，早期的Ａ／Ｄ转换器由于速度和精度的限制，难以满足中频数字接收机高速数字化的要求。

本文将以基于软件无线电技术的差分跳频电台中频数字接收机为例，给出一种基于新型ＡＤＣ器件－ＡＤ６６４４的中频数字处理模块的设计方案。

１系统总体结构设计

本方案的中频数字接收系统结构如图１所示。

因差分跳频系统是一种异步跳频系统，省去了同步电路，结构得以简化。

该系统主要由射频前端、中频预处理和中频数字处理三部分组成。

系统主要功能为：

工作在短波频段，对跳频速率为５０００跳／ｓ、带宽为２．５６ＭＨｚ的信号进行不低于１２ｂｉｔ的采样，以合适的数据率送入ＤＳＰ，然后由ＤＳＰ完成各种算法处理。

射频信号先经过２～３０ＭＨｚ的前置滤波放大电路放大。

为了有效抑制组合频率干扰和副波道干扰，本系统的中频预处理部分采用高中频方案３。

信号经滤波放大后，再经二次下变频得到５．１２ＭＨｚ的低中频信号。

该信号经带通滤波放大电路后，进入Ａ／Ｄ采样。

为了保证不发生频谱混叠，设计ＡＤＣ的采样速率为８倍于信号带宽，即２０．４８ＭＨｚ。

关于二中频选择及采样速率的确定，请参见参考文献３，这里不再赘述。

采样后的数据率达到１４ｂｉｔ×２０．４８ＭＨｚ＝２８６．７２Ｍｂｉｔ／ｓ，经ＦＩＦＯ缓冲后，送入ＤＳＰ进行正交变换、ＦＦＴ、频点识别和解跳、信道译码等处理。

下面着重就中频数字处理模块的硬件实现进行详细说明。

２中频数字处理模块硬件电路设计

由图１可以看出，中频数字处理模块的主要功能是对５．１２ＭＨｚ中频的带通信号进行Ａ／Ｄ转换，将采样数据经缓冲送入ＤＳＰ进行处理。

硬件设计主要包括ＡＤＣ、ＦＩＦＯ、ＤＳＰ三种器件的使用以及它们之间的两个接口，下面分别介绍。

２．１ＡＤＣ器件

ＡＤＣ的采样率要求２０．４８ＭＨｚ。

对于２～３０ＭＨｚ的ＨＦ信号，在该采样速率下，要求ＡＤＣ器件的动态范围达到６０～９０ｄＢ。

美国ＡＤ公司的ＡＤ６６４４是理想的选择。

ＡＤ６６４４是一种具有１４位精度、最高采样率为６５ＭＳＰＳ的Ａ／Ｄ转换器。

主要特性有：

多音无杂散动态范围达到１００ｄＢ，典型ＳＮＲ为７４ｄＢ，功率耗散为１．３Ｗ，数字采样输出为２的补码格式，并且有数据输出指示信号ＤＲＹ。

ＡＤ６６４４片上提供了采样保持电路和基准电位，使其能成为一个完整的Ａ／Ｄ转换解决方案。

ＡＤ６６４４的转换灵敏度达到１３４μＶ，在奈奎斯特带宽上获得了１００ｄＢ的ＳＦＤＲ，大大增强了当其输入端存在杂散分量时从中检测出有用小信号的能力，这种突破性的改进放宽了多模数字接收机的性能瓶颈。

ＡＤ６６４４内部采用三级子区式转换结构，既保证了精度又降低了功耗。

其内部结构框图如图２所示。

２．１．１采样电路

ＡＤ６６４４的采样时钟要求质量高且相位噪声低，如果时钟信号抖动较大，信噪比容易恶化，很难保证１４位的精度。

为了优化性能，ＡＤ６６４４的采样时钟信号采用差分形式。

时钟信号可通过一个变压器或电容交流耦合到ＥＮＣＯＤＥ和ＥＮＣＯＤＥ引脚，这两个引脚在片内被偏置，无需外加偏置电路。

为了提高时钟信号的差分输入质量，本设计采用了Ｍｏｔｏｒｏｌａ公司的低压差分接收芯片ＭＣ１００ＬＶＥＬ１６。

整个ＡＤ６６４４的采样电路如图３所示。

由于采样电路的性能关系到最后的采样精度，所以在布线时，应保证从晶振到时钟输入脚距离尽量短，采样电路与其它数字电路尽量隔离。

在整个采样电路下应大面积辅铜接地，以降低可能受到的电磁干扰，同时也可降低对其它电路的干扰。

２．１．２模拟信号输入

作为新型的高速、大动态范围ＡＤＣ，ＡＤ６６４４的模拟信号输入也要求差分形式。

这样在模拟信号阶段，差分信号可以滤掉偶次谐波分量、共模的干扰信号，对晶振的反馈信号也有很好的滤波作用，有利于提高ＡＤ６６４４性能。

ＡＤ６６４４的模拟输入电压在芯片内部被偏置到２．４Ｖ，驱动ＡＤ６６４４的模拟信号通过交流耦合送进输入端。

ＡＤ６６４４的差分输入阻抗为１ｋΩ，差分输入电压的峰－峰值为１．１Ｖ，所以模拟输入的功率为－２ｄＢｍ，这大大简化了模拟信号驱动放大电路。

充分利用ＡＤ６６４４输入阻抗高的优点，根据变压器阻抗变换和最佳阻抗匹配理论，在实际应用中可采用如图４所示的参考电路，则信号输入端可接匹配阻抗为５０Ω、满量程驱动功率约为４．８ｄＢｍ的模拟信号源。

变压器次级的串联电阻起隔离和限流作用。

２．１．３应用注意事项

ＡＤ６６４４的供电电源必须稳定性好，由于电源的高频分量容易产生辐射，所以在靠近ＡＤ６６４４各电源引脚的地方，应放置０．１

　　μＦ的去耦电容。

为了防止高速的数字输出变化将开关电流耦合进模拟电源，ＡＤ６６４４的数字电源和模拟电源应该分开。

模拟电源应该在５Ｖ±５％的范围内，数字电源应为３．３Ｖ，同时尽可能地靠近电源放置０．１～０．０１μＦ的陶瓷电容来进行高频滤波，并联放置１０μＦ的钽电容滤除低频噪声。

为了很好地接收ＡＤ６６４４的数字输出信号，应尽量减小容性负载。

ＡＤ６６４４的数字输出有一个固定的输出转换摆率，一个典型的ＣＭＯＳ门加上布线约有１０ｐＦ的电容，因此每ｂｉｔ的转换会有１０ｍＡ的动态电流出入器件，一个满量程的转换动态电流最大可能达１４０ｍＡ。

在实际应用中，每条数据输出线上应放置１００Ω电阻，目的是要尽量限制这些电流流入接收器件。

另外还应注意，额外的容性负载会增加传输时延，要满足数字输出的时延要求，容性负载应限制在１０ｐＦ以内。

２．２ＦＩＦＯ器件

ＡＤ６６４４输出的数据率高达２８６．７２Ｍｂｉｔ／ｓ。

如此高的数据率，如果直接用ＤＳＰ的ＥＭＩＦ接口接收，会使ＤＳＰ负荷过重。

此外，如果存储控制系统不能及时地接收数据，上次的数据会马上被下次的数据更新，造成数据丢失，因此必须采用高速缓存。

目前常用的缓存多为ＦＩＦＯ、ＳＲＡＭ及双口ＲＡＭ等。

双口ＲＡＭ和ＳＲＡＭ存储量较大，但必须配以复杂的地址发生器。

对于ＦＩＦＯ芯片，数据顺序进出，且允许数据以不同的速率写入和读出，并且外围电路简单，所以本设计选用ＴＩ公司的触发式ＦＩＦＯＳＮ７４ＡＣＴ７８０４作为数据缓存。

ＳＮ７４ＡＣＴ７８０４是一种高速的５１２×１８ｂｉｔ的ＦＩＦＯ器件，存取速度最高可达５０ＭＨｚ，数据访问时间可达１５ｎｓ。

数据在ＬＤＣＫ的上升沿写入，在ＵＮＣＫ的上升沿读出。

ＦＩＦＯ的状态可通过状态位：

满、空、半满以及近空／近满获得。

ＳＮ７４ＡＣＴ７８０４只能上电复位。

２．３ＤＳＰ器件

由于ＡＤＣ的高数据率输出，用ＤＳＰ进行实时处理会有很大压力。

在ＤＳＰ进行运算之前，必须先进行数字下变频以降低数据率。

通过对ＤＳＰ算法运算量的整体分析，ＴＩ公司的ＴＭＳ３２０Ｃ６２０１可满足设计需要。

作为定点ＤＳＰ，ＴＭＳ３２０Ｃ６２０１主频可达２００ＭＨｚ，处理速度可达１６００ＭＩＰＳ，并且它的外部存储器接口支持各种同步和异步存储器，对ＦＩＦＯ有很好的支持。

２．４硬件接口设计

为了保证ＡＤ６６４４的采样输出信号准确、高效地送入ＤＳＰ，在ＡＤＣ与ＤＳＰ之间将两片ＦＩＦＯ并列，构成双ＦＩＦＯ缓冲结构，并以３２ｂｉｔ总线宽度连接到ＤＳＰ的ＥＭＩＦ接口，具体连接如图５所示。

通过这种接口设计，在充分利用ＥＭＩＦ的３２ｂｉｔ数据线宽度的同时，又巧妙地实现了采样数据的奇偶分离，为ＤＳＰ的数字滤波和ＦＦＴ运算提供了方便。

首先介绍ＡＤＣ与ＦＩＦＯ的接口。

ＡＤ６６４４的１４位采样信号输出Ｄ１３０与两个ＦＩＦＯ的数据输入Ｄ１５０相连，ＤＲＹ信号经二分频后，一路连接低１６位ＦＩＦＯ１的ＬＤＣＫ引脚，另一路经“非”门反相后连接ＦＩＦＯ２的ＬＤＣＫ引脚，ＤＲＹ脚输出的是ＥＮＣＯＤＥ信号的同频反向延迟信号。

从时序图图６中可以看出，在ＤＲＹ的上升沿处，采样信号Ｄ１３０准备输出，ＤＲＹ信号可准确地作为后续ＦＩＦＯ的触发存储时钟信号。

经二分频后的ＤＲＹ信号在上升沿处交替触发ＦＩＦＯ１和ＦＩＦＯ２的写时钟，将奇偶采样信号分别存入不同的ＦＩＦＯ。

接着介绍ＦＩＦＯ与ＥＭＩＦ的接口。

对于读ＦＩＦＯ的操作，这里用到ＥＭＩＦ异步存储器控制信号：

输出使能ＡＯＥ和读使能ＡＲＥ、ＣＥｎ是外部空间选择信号。

从图中逻辑关系可看出，当ＡＯＥ与ＣＥｎ都有效时，ＯＥ有效，片选使能两个ＦＩＦＯ。

当ＣＥｎ和ＡＲＥ同时有效时，ＵＮＣＫ无效，待读出的数据在此时进行初始化，随后ＡＲＥ会跳变为正电平４，使ＵＮＣＫ产生上升沿，ＦＩＦＯ中数据被读出。

图中两个ＦＩＦＯ的半满信号ＨＦ经过一个“与”门连接至ＤＳＰ外部中断引脚ＥＸＴ＿ＩＮＴ，在运行中不断检测ＨＦ管脚状态。

当两个ＦＩＦＯ皆达到半满时，“与”门输出由低变高，上升沿触发ＤＳＰ外部中断ＥＸＴ＿ＩＮＴ。

ＤＳＰ启动ＤＭＡ以突发的方式读取ＦＩＦＯ数据。

ＦＩＦＯ１中数据作为低１６位，ＦＩＦＯ２中数据作为高１６位，合并为３２位数据读入ＤＳＰ内部存储空间。

有一个问题值得注意，两个ＦＩＦＯ在本次读取完成之前，有可能再次达到半满状态，使得“与”门提前产生上升沿，而当本次读取完成后，“与”门输出已保持为高电平，不会再产生上升沿来触发新的中断，而中断是靠上升沿触发的，所以会导致传输停止。

为了解决这个问题，将ＤＳＰ计时器的ＴＩＮＰ０管脚配置为通用Ｉ／Ｏ口，也与“与”门输出相

连，用来辅助检测ＦＩＦＯ的半满状态。

这样当本次读操作完成时，如果检测ＴＩＮＰ０口为“１”，说明ＦＩＦＯ又一次都达到半满，则再次启动ＤＭＡ进行数据传输。

因此，在程序设计进入外部ＥＸＴ＿ＩＮＴ中断服务程序时，首先屏蔽ＥＸＴ＿ＩＮＴ，保证在本次ＤＭＡ传输中不对中断的任何触发做出响应，然后启动ＤＭＡ进行本次数据传输，完成本次传输后，发送一个帧传输结束信号到ＣＰＵ，ＤＭＡ传输中断。

在此ＤＭＡ中断服务程序中，检测ＴＩＮＰ０，如果为高电平，便再次启动ＤＭＡ传输；否则使能中断ＥＸＴ＿ＩＮＴ，等待“与”门的下一次上升沿触发。

这种中断与轮询方式的双重机制保证了数据传输的可靠性。

３布线调试经验及结论

由于本模块涉及模数混合的高速电路设计，所以电路板应严格分为模拟区和数字区，以ＡＤＣ作为两区的交界。

内层地也应相应分为数字地和模拟地，并在ＡＤＣ附近通过磁珠在一点相连，以消除数字地对模拟地的干扰。

ＡＤＣ的时钟与模拟信号的输入应尽量隔离，晶振放置应尽量远离供电电路。

对于ＦＩＦＯ，为了使ＬＤＣＫ、ＵＮＣＫ、ＨＦ、ＲＥＳＥＴ等信号正确且波形良好，保证数据的读取不会产生丢失和误读，应减少对这些信号线的干扰，可采

　　取走线适当加粗、加信号包地的措施。

在实际调试过程中发现，由于ＡＤ６６４４的ＤＲＹ信号输出的驱动能力较小，使得ＦＩＦＯ数据有时发生漏读现象。

采用门电路进行整形和驱动，漏读现象可得到解决。

本设计通过少量集成芯片辅以很少的分立元件，实现了中频数字处理模块的功能，并且精度和可靠性都有一定的保证。

在ＡＤＣ与ＤＳＰ之间通过奇偶数据分离的ＦＩＦＯ缓冲接口，在降低数据率的同时，还能为后续多相滤波等算法提供奇偶分离。

经过调试，该接收系统在输入中频为５．１２ＭＨｚ、带宽为２．５６ＭＨｚ的模拟信号时，其采样精度可保证在１２位以上，满足了ＤＳＰ信号处理的要求。